CN105552026A - Tft阵列基板上teg测试键的制作方法 - Google Patents

Tft阵列基板上teg测试键的制作方法 Download PDF

Info

Publication number
CN105552026A
CN105552026A CN201610071581.7A CN201610071581A CN105552026A CN 105552026 A CN105552026 A CN 105552026A CN 201610071581 A CN201610071581 A CN 201610071581A CN 105552026 A CN105552026 A CN 105552026A
Authority
CN
China
Prior art keywords
active layer
teg
several
substrate
array substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610071581.7A
Other languages
English (en)
Other versions
CN105552026B (zh
Inventor
张嘉伟
张占东
刘元甫
赵瑜
陈辰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuhan China Star Optoelectronics Technology Co Ltd
Original Assignee
Wuhan China Star Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuhan China Star Optoelectronics Technology Co Ltd filed Critical Wuhan China Star Optoelectronics Technology Co Ltd
Priority to CN201610071581.7A priority Critical patent/CN105552026B/zh
Publication of CN105552026A publication Critical patent/CN105552026A/zh
Application granted granted Critical
Publication of CN105552026B publication Critical patent/CN105552026B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L2021/775—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate comprising a plurality of TFTs on a non-semiconducting substrate, e.g. driving circuits for AMLCDs

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明提供一种TFT阵列基板上TEG测试键的制作方法，在基板上形成数个位于显示区的第一有源层、及数个位于***区用于形成TEG测试键的第二有源层，然后利用特殊设计的光罩，形成数个第一、二光阻图案单元，第二光阻图案单元呈日字形，包括位于所述第二有源层中间部分上方的一字部、及包围所述第二有源层的口字部；与现有的采用Dark模式的光罩相比，增大了用于定义形成TEG测试键的有源层离子植入范围的光阻图案的面积，从而防止了因光阻面积过小，在后续离子植入过程中光阻因负载效应焦化严重而难以去除的问题；另外，与现有的采用Clear模式的光罩相比，减小了整个基板上的光阻图案的面积，从而使后续光阻剥离制程易于进行。

Description

TFT阵列基板上TEG测试键的制作方法
技术领域
本发明涉及显示技术领域，尤其涉及一种TFT阵列基板上TEG测试键的制作方法。
背景技术
薄膜晶体管(ThinFilmTransistor，TFT)是目前液晶显示装置(LiquidCrystalDisplay，LCD)和有源矩阵驱动式有机电致发光显示装置(ActiveMatrixOrganicLight-EmittingDiode，AMOLED)中的主要驱动元件，直接关系平板显示装置的显示性能。薄膜晶体管具有多种结构，制备相应结构的薄膜晶体管的材料也具有多种，其中低温多晶硅(LowTemperaturePoly-silicon，LTPS)材料是其中较为优选的一种。
不论是LCD还是AMOLED均包括一TFT阵列基板。一般在显示面板的产品制造阶段，为监控显示器面板产品的有效发光区(AA区，ActiveArea)的特性值，会在显示器面板的大板四周或面板四周设计测试元件组(TEG，TestElementGroup)，其包含多个测试键(Testkey)，这些测试键用于监控如显示面板的电路中的TFT(薄膜晶体管)/Rs(线电阻或面电阻)/Rc(不同导体间的接触电阻)/C(电容)等各种组件的RC特性。
在LTPSTFT阵列基板的制作中，需要进行多次离子植入(Implant)工艺，在离子植入前，需要使用光罩在衬底上形成光阻图案以定义离子植入的范围，然而离子植入时能量较高，对光阻伤害较大，光阻易焦化，难以去除。
一般情况下，光罩分为Clear模式和Dark模式两种方式。其中Clear模式为：所形成的光阻图案只在于将不需要遮蔽即必需要露出的衬底部分露出，而将其他必须遮蔽的和可遮蔽可不遮蔽的衬底部分进行遮蔽；因此，采用Clear模式所形成的光阻层面积较大，在离子植入后易形成光阻残留。而Dark模式为：所形成的光阻图案只在于将需要遮蔽即必需要遮蔽的衬底部分遮蔽，而对于其他必须不遮蔽的和可遮蔽可不遮蔽的衬底部分不遮蔽而露出；因此，采用Dark模式，可减少光阻面积，但如果光阻面积过小，容易使面积过小的光阻部分全部焦化，更难以去除。
请参阅图1，传统的LTPSTFT制作工艺为，首先在基板100上沉积缓冲层(bufferlayer)，接着沉积非晶硅层(a-Si)并使其结晶为多晶硅层(poly-Si)，然后利用光罩对多晶硅层进行图案化处理以形成有源层，其中，该有源层包括位于显示区域内用于形成TFT阵列的数个阵列排布的第一有源层210、及显示区域外的用于形成TestKey的数个第二有源层220；之后再次利用光罩，在缓冲层及有源层上形成光阻图案，以定义出后续离子植入的范围，目前通常采用Dark模式来形成光阻图案，那么如图1所示，所形成光阻图案包括位于显示区域内用于定义数个第一有源层210离子植入范围的数个第一光阻图案单元310，及位于显示区域外用于定义TestKey的数个第二有源层220离子植入范围的数个第二光阻图案单元320；其中，每一光阻图案单元310横跨基板100上的位于同一行的多个第一有源层210，并遮蔽第一有源层210的中间部分；而每一第二光阻图案单元320只对应遮蔽一个第二有源层220的中间部分，因此，这使得第二光阻图案单元320的光阻面积过小，那么在后续离子植入过程中，第二光阻图案单元320会因Loadingeffect(负载效应，由于负载变化而引起加工过程的变化)而边缘焦化严重，从而难以被去除。另外，也有少数厂家采用Clear模式来形成光阻图案，那么所形成的光阻图案将基本遮蔽整个基板，仅露出必需要露出的需进行后续离子植入的第一有源层210、及第二有源层220的两端部分，显然，该种模式下，光阻图案面积过大，在后续光阻剥离制程时，光阻也难以去除干净。
发明内容
本发明的目的在于提供一种TFT阵列基板上TEG测试键的制作方法，避免形成面积过小的光阻单元，从而防止经离子植入工艺后，光阻因焦化严重而难以去除的问题。
为实现上述目的，本发明提供一种TFT阵列基板上TEG测试键的制作方法，包括以下步骤：
步骤1、提供一基板，将所述基板划分为位于中央的显示区、及围绕所述显示区的***区；
步骤2、在所述基板上沉积缓冲层，在所述缓冲层上沉积非晶硅层，对非晶硅层进行结晶化处理，从而形成多晶硅层；
步骤3、对所述多晶硅层进行图案化处理，得到数个位于显示区的第一有源层、及数个位于***区的第二有源层；
所述第二有源层用于形成TEG测试键；
步骤4、提供光罩，在所述第一、二有源层、及缓冲层上涂布一层光阻材料，利用所述光罩对该层光阻材料进行曝光显影，得到位于显示区的数个第一光阻图案单元、及位于***区的数个第二光阻图案单元；
所述第一光阻图案单元位于所述第一有源层的中间部分的上方；所述第二光阻图案单元呈日字形，包括位于所述第二有源层中间部分上方的一字部、及包围所述第二有源层的口字部，所述第二光阻图案单元露出第二有源层的两端部分并遮蔽第二有源层的中间部分；
步骤5、以数个第一、二光阻图案单元为遮蔽层，对所述第一、二有源层进行离子植入；
步骤6、剥离所述基板上的所有第一、二光阻图案单元。
所述数个第一有源层呈阵列式排布；所述第一光阻图案单元横跨数个位于同一行的第一有源层的中间部分。
所述步骤4中涂布的光阻材料为正性光刻胶。
所述步骤4中提供的光罩包括遮光区和透光区，所述遮光区的图形与预形成的数个第一光阻单元和数个第二光阻单元的形状相对应。
所述数个第一有源层用于形成TFT阵列。
所述步骤2中，通过快速热退火工艺使非晶硅层结晶化为多晶硅层。
所述TFT阵列基板上TEG测试键的制作方法还包括在所述基板的***区形成对应数个第二有源层的数个第二栅极、数个第二漏极、及数个第二源极的步骤，以形成TEG测试键。
所述步骤1中提供的基板为玻璃基板。
所述第一有源层包括呈U形的第一连接部、及连接于第一连接部两端的第一端部；所述第一光阻图案单元横跨该U形的第一连接部上相平行的两边，遮蔽该两边的中间部分。
所述第二有源层包括呈条状的第二连接部、及连接于第二连接部两端的第二端部；所述第二光阻图案单元的一字部垂直于所述第二连接部，所述第二光阻图案单元遮蔽所述第二窄部的中间部分并露出所述第二端部。
本发明的有益效果：本发明提供的一种TFT阵列基板上TEG测试键的制作方法，在基板上形成数个位于显示区的阵列排布的第一有源层、及数个位于***区的用于形成TEG测试键的第二有源层，然后利用特殊设计的光罩，形成分别定义第一、二有源层离子植入范围的数个第一、二光阻图案单元，其中，第二光阻图案单元呈日字形，包括位于所述第二有源层中间部分上方的一字部、及包围所述第二有源层的口字部，该第二光阻图案单元露出第二有源层的两端部分并遮蔽第二有源层的中间部分；与现有的采用Dark模式的光罩相比，增大了用于定义形成TEG测试键的有源层离子植入范围的光阻图案的面积，从而防止了因光阻面积过小，在后续离子植入过程中光阻因负载效应焦化严重而难以去除的问题；另外，与现有的采用Clear模式的光罩相比，减小了整个基板上的光阻图案的面积，从而使后续光阻剥离制程易于进行。
附图说明
为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
附图中，
图1为现有的采用Dark模式的光罩形成用于定义第一有源层与第二有源层的离子植入范围的光阻图案的示意图；
图2为本发明的TFT阵列基板上TEG测试键的制作方法的流程图；
图3为本发明的TFT阵列基板上TEG测试键的制作方法的步骤2的示意图；
图4-5为本发明的TFT阵列基板上TEG测试键的制作方法的步骤3的示意图；
图6-7为本发明的TFT阵列基板上TEG测试键的制作方法的步骤4的示意图；
图8为本发明的TFT阵列基板上TEG测试键的制作方法的步骤4中所提供的光罩的结构示意图；
图9为本发明的TFT阵列基板上TEG测试键的制作方法的步骤5的示意图；
图10为本发明的TFT阵列基板上TEG测试键的制作方法的步骤6的示意图。
具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
请参阅图2，本发明提供的一种TFT阵列基板上TEG测试键的制作方法，包括以下步骤：
步骤1、提供一基板10，将所述基板10划分为位于中央的显示区11、及围绕所述显示区11的***区12。
优选的，所述基板10为玻璃基板。
步骤2、如图3所示，在所述基板10上沉积缓冲层20，在所述缓冲层20上沉积非晶硅层，对非晶硅层进行结晶化处理，从而形成多晶硅层30。
具体的，通过快速热退火工艺对非晶硅层进行结晶化处理。
步骤3、如图4-5所示，对所述多晶硅层30进行图案化处理，得到数个位于显示区11的第一有源层31、及数个位于***区12的第二有源层32；
所述第二有源层32用于形成TEG测试键。
具体的，所述数个第一有源层31呈阵列式排布，用于形成TFT阵列。
具体的，该步骤3中所述多晶硅层30进行图案化处理的过程包括光阻涂布、曝光、显影、蚀刻、及光阻剥离等制程。
步骤4、如图6-7所示，提供光罩50，在所述第一、二有源层31、32、及缓冲层20上涂布一层光阻材料，利用所述光罩50对该层光阻材料进行曝光显影，得到位于显示区11的数个第一光阻图案单元41、及位于***区12的数个第二光阻图案单元42；
所述第一光阻图案单元41位于所述第一有源层31的中间部分的上方；所述第二光阻图案单元42呈日字形，包括位于所述第二有源层32中间部分上方的一字部421、及包围所述第二有源层32的口字部422，所述第二光阻图案单元42露出第二有源层32的两端部分并遮蔽第二有源层32的中间部分。
具体的，该步骤4中涂布的光阻材料为正性光刻胶；如图8所示，该步骤4中提供的光罩50包括遮光区51和透光区52，所述遮光区51的图形与预形成的数个第一光阻单元41和数个第二光阻单元42的形状相对应。
具体的，所述第一光阻图案单元41横跨数个位于同一行的第一有源层31的中间部分。
具体的，所述第一有源层31包括呈U形的第一连接部311、及连接于第一连接部311两端的第一端部312；所述第一光阻图案单元41横跨该U形的第一连接部311上相平行的两边，遮蔽该两边的中间部分；所述第二有源层32包括呈条状的第二连接部321、及连接于第二连接部321两端的第二端部322；
具体的，所述第二光阻图案单元42的一字部421垂直于所述第二连接部321，所述第二光阻图案单元42遮蔽所述第二窄部321的中间部分并露出所述第二端部322。
步骤5、如图9所示，以数个第一、二光阻图案单元41、42为遮蔽层，对所述第一、二有源层31、32进行离子植入。
由于第二光阻单元42相比于Dark模式光罩所形成的光阻图案，面积相对增大了，因此，在离子植入过程中，不会出现因光阻面积过小导致的完全焦化，从而避免了在后续制程中难以去除的问题。另外，与现有的采用Clear模式的光罩相比，减小了整个基板上的光阻图案的面积，从而使后续光阻剥离制程易于进行。
步骤6、如10所示，剥离所述基板10上的所有第一、二光阻图案单元41、42。
具体的，本发明的TFT阵列基板上TEG测试键的制作方法还包括在所述基板10的***区12形成对应数个第二有源层32的数个第二栅极、数个第二漏极、及数个第二源极的步骤，以形成TEG测试键。
综上所述，本发明提供的一种TFT阵列基板上TEG测试键的制作方法，在基板上形成数个位于显示区的阵列排布的第一有源层、及数个位于***区的用于形成TEG测试键的第二有源层，然后利用特殊设计的光罩，形成分别定义第一、二有源层离子植入范围的数个第一、二光阻图案单元，其中，第二光阻图案单元呈日字形，包括位于所述第二有源层中间部分上方的一字部、及包围所述第二有源层的口字部，该第二光阻图案单元露出第二有源层的两端部分并遮蔽第二有源层的中间部分；与现有的采用Dark模式的光罩相比，增大了用于定义形成TEG测试键的有源层离子植入范围的光阻图案的面积，从而防止了因光阻面积过小，在后续离子植入过程中光阻因负载效应焦化严重而难以去除的问题；另外，与现有的采用Clear模式的光罩相比，减小了整个基板上的光阻图案的面积，从而使后续光阻剥离制程易于进行。
以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明权利要求的保护范围。

Claims (10)

1.一种TFT阵列基板上TEG测试键的制作方法，其特征在于，包括以下步骤：
步骤1、提供一基板(10)，将所述基板(10)划分为位于中央的显示区(11)、及围绕所述显示区(11)的***区(12)；
步骤2、在所述基板(10)上沉积缓冲层(20)，在所述缓冲层(20)上沉积非晶硅层，对非晶硅层进行结晶化处理，从而形成多晶硅层(30)；
步骤3、对所述多晶硅层(30)进行图案化处理，得到数个位于显示区(11)的第一有源层(31)、及数个位于***区(12)的第二有源层(32)；
所述第二有源层(32)用于形成TEG测试键；
步骤4、提供光罩(50)，在所述第一、二有源层(31、32)、及缓冲层(20)上涂布一层光阻材料，利用所述光罩(50)对该层光阻材料进行曝光显影，得到位于显示区(11)的数个第一光阻图案单元(41)、及位于***区(12)的数个第二光阻图案单元(42)；
所述第一光阻图案单元(41)位于所述第一有源层(31)的中间部分的上方；所述第二光阻图案单元(42)呈日字形，包括位于所述第二有源层(32)中间部分上方的一字部(421)、及包围所述第二有源层(32)的口字部(422)，所述第二光阻图案单元(42)露出第二有源层(32)的两端部分并遮蔽第二有源层(32)的中间部分；
步骤5、以数个第一、二光阻图案单元(41、42)为遮蔽层，对所述第一、二有源层(31、32)进行离子植入；
步骤6、剥离所述基板(10)上的所有第一、二光阻图案单元(41、42)。
2.如权利要求1所述的TFT阵列基板上TEG测试键的制作方法，其特征在于，所述数个第一有源层(31)呈阵列式排布；所述第一光阻图案单元(41)横跨数个位于同一行的第一有源层(31)的中间部分。
3.如权利要求1所述的TFT阵列基板上TEG测试键的制作方法，其特征在于，所述步骤4中涂布的光阻材料为正性光刻胶。
4.如权利要求3所述的TFT阵列基板上TEG测试键的制作方法，其特征在于，所述步骤4中提供的光罩(50)包括遮光区(51)和透光区(52)，所述遮光区(51)的图形与预形成的数个第一光阻单元(41)和数个第二光阻单元(42)的形状相对应。
5.如权利要求2所述的TFT阵列基板上TEG测试键的制作方法，其特征在于，所述数个第一有源层(31)用于形成TFT阵列。
6.如权利要求1所述的TFT阵列基板上TEG测试键的制作方法，其特征在于，所述步骤2中，通过快速热退火工艺使非晶硅层结晶化为多晶硅层(30)。
7.如权利要求1所述的TFT阵列基板上TEG测试键的制作方法，其特征在于，还包括在所述基板(10)的***区(12)形成对应数个第二有源层(32)的数个第二栅极、数个第二漏极、及数个第二源极的步骤，以形成TEG测试键。
8.如权利要求1所述的TFT阵列基板上TEG测试键的制作方法，其特征在于，所述步骤1中提供的基板(10)为玻璃基板。
9.如权利要求2所述的TFT阵列基板上TEG测试键的制作方法，其特征在于，所述第一有源层(31)包括呈U形的第一连接部(311)、及连接于第一连接部(311)两端的第一端部(312)；所述第一光阻图案单元(41)横跨该U形的第一连接部(311)上相平行的两边，遮蔽该两边的中间部分。
10.如权利要求1所述的TFT阵列基板上TEG测试键的制作方法，其特征在于，所述第二有源层(32)包括呈条状的第二连接部(321)、及连接于第二连接部(321)两端的第二端部(322)；所述第二光阻图案单元(42)的一字部(421)垂直于所述第二连接部(321)，所述第二光阻图案单元(42)遮蔽所述第二窄部(321)的中间部分并露出所述第二端部(322)。
CN201610071581.7A 2016-02-01 2016-02-01 Tft阵列基板上teg测试键的制作方法 Active CN105552026B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610071581.7A CN105552026B (zh) 2016-02-01 2016-02-01 Tft阵列基板上teg测试键的制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610071581.7A CN105552026B (zh) 2016-02-01 2016-02-01 Tft阵列基板上teg测试键的制作方法

Publications (2)

Publication Number Publication Date
CN105552026A true CN105552026A (zh) 2016-05-04
CN105552026B CN105552026B (zh) 2018-03-30

Family

ID=55831128

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610071581.7A Active CN105552026B (zh) 2016-02-01 2016-02-01 Tft阵列基板上teg测试键的制作方法

Country Status (1)

Country Link
CN (1) CN105552026B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106505071A (zh) * 2016-10-18 2017-03-15 武汉华星光电技术有限公司 薄膜晶体管阵列基板及其制作方法
CN108196408A (zh) * 2017-12-28 2018-06-22 深圳市华星光电技术有限公司 Coa基板的测试键以及使用其的测试方法
WO2019061778A1 (zh) * 2017-09-28 2019-04-04 武汉华星光电技术有限公司 薄膜晶体管的制备方法、光罩、薄膜晶体管及显示装置
CN110112149A (zh) * 2019-05-23 2019-08-09 武汉华星光电技术有限公司 阵列基板检测键及显示面板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070287078A1 (en) * 2006-06-09 2007-12-13 Sanyo Electric Co., Ltd. Reticle, semiconductor die and method of manufacturing semiconductor device
CN104377209A (zh) * 2014-11-24 2015-02-25 深圳市华星光电技术有限公司 薄膜晶体管阵列基板及液晶显示装置
CN104992960A (zh) * 2015-06-08 2015-10-21 京东方科技集团股份有限公司 一种显示面板及其制造方法、tft测试方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070287078A1 (en) * 2006-06-09 2007-12-13 Sanyo Electric Co., Ltd. Reticle, semiconductor die and method of manufacturing semiconductor device
CN104377209A (zh) * 2014-11-24 2015-02-25 深圳市华星光电技术有限公司 薄膜晶体管阵列基板及液晶显示装置
CN104992960A (zh) * 2015-06-08 2015-10-21 京东方科技集团股份有限公司 一种显示面板及其制造方法、tft测试方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106505071A (zh) * 2016-10-18 2017-03-15 武汉华星光电技术有限公司 薄膜晶体管阵列基板及其制作方法
CN106505071B (zh) * 2016-10-18 2019-12-06 武汉华星光电技术有限公司 薄膜晶体管阵列基板及其制作方法
WO2019061778A1 (zh) * 2017-09-28 2019-04-04 武汉华星光电技术有限公司 薄膜晶体管的制备方法、光罩、薄膜晶体管及显示装置
CN108196408A (zh) * 2017-12-28 2018-06-22 深圳市华星光电技术有限公司 Coa基板的测试键以及使用其的测试方法
CN110112149A (zh) * 2019-05-23 2019-08-09 武汉华星光电技术有限公司 阵列基板检测键及显示面板
WO2020232795A1 (zh) * 2019-05-23 2020-11-26 武汉华星光电技术有限公司 阵列基板检测键及显示面板

Also Published As

Publication number Publication date
CN105552026B (zh) 2018-03-30

Similar Documents

Publication Publication Date Title
CN102270604B (zh) 阵列基板的结构及其制造方法
CN103151304B (zh) 显示面板的阵列基板及其制作方法
CN103219391A (zh) 一种薄膜晶体管及其制作方法、阵列基板和显示装置
EP3054483A1 (en) Array substrate, manufacturing method therefor, and display apparatus
CN104201152A (zh) 制作显示面板的方法
CN106098699B (zh) 一种阵列基板、其制作方法、显示面板及其制作方法
CN103149760A (zh) 薄膜晶体管阵列基板、制造方法及显示装置
EP3168865A1 (en) Array substrate manufacturing method
CN103489921B (zh) 一种薄膜晶体管及其制造方法、阵列基板及显示装置
CN108682653A (zh) 阵列基板及其制作方法
CN105552026A (zh) Tft阵列基板上teg测试键的制作方法
CN105140276A (zh) 薄膜晶体管制作方法及阵列基板制作方法
JPH01217421A (ja) 非晶質シリコン薄膜トランジスタアレイ基板およびその製造方法
CN101359634A (zh) 薄膜晶体管阵列基板制造方法
CN100583458C (zh) 像素结构、薄膜晶体管及其制作方法
CN102779783B (zh) 一种像素结构及其制造方法、显示装置
CN103474396A (zh) Tft-lcd阵列基板的制造方法
CN105118777A (zh) Tft背板的制作方法及其结构
CN103117248A (zh) 阵列基板及其制作方法、显示装置
KR20160044007A (ko) 박막 트랜지스터 어레이 기판의 제조방법
CN101645417A (zh) 薄膜晶体管阵列基板的制造方法
CN105280716A (zh) 薄膜晶体管的制造方法
CN101615594A (zh) 薄膜晶体管阵列基板的制造方法
WO2021120378A1 (zh) 一种阵列基板及其制作方法
EP3220415B1 (en) Thin-film transistor array substrate and preparation method therefor, and display device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant