CN105450178B - 一种可校正iq失配的混频器电路 - Google Patents

一种可校正iq失配的混频器电路 Download PDF

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Abstract

本发明公开了一种可校正IQ失配的混频器电路，其特征在于所述混频器电路包括：I路信号通道上的第一级混频器电路，Q路信号通道上的第二级混频器电路，以及分别给第一级混频器电路与第二级混频器电路提供直流偏置的偏置电路。本发明在传统混频器基础上，仅通过改变混频器开关导通特性，实现对IQ失配的校正，因此本发明的混频器电路具有结构简单的优点；本发明不含额外的校正级电路，因此具有不增加额外功耗，不增加额外噪声的优点；本发明是在传统混频器原有开关宽长比下，取出一部分宽长比用作调节，因此对于每个开关来说，其总的宽长比与传统混频器开关宽长比一样，不产生额外的寄生电容。

Description

一种可校正IQ失配的混频器电路
技术领域
本发明是一种可校正IQ失配的混频器电路。目的是基于传统混频器，实现对IQ失配的校正。
背景技术
接收机电路广泛应用于无线通讯，卫星导航等领域，是接收处理射频信号的核心电路。接收机中一个重要的电路就是混频器，其主要功能是将射频信号下变频到中频信号，以便对信号进行放大、滤波等处理。
在混频器电路中，由于版图不匹配、工艺误差等原因，中频I路信号与中频Q路信号之间，存在一定程度的失配。传统解决方案是，在混频器电路的后面接一级IQ校正电路，这样可以通过校正后面的IQ校正电路解决IQ失配问题。但额外的一级电路会产生额外的功耗，增加额外的噪声。
本发明一种可校正IQ失配的混频器电路，在传统混频器基础上，不引进额外校正级电路，仅通过改变混频器开关导通特性，实现对IQ失配的校正。因此本发明的混频器电路具有结构简单，不增加额外功耗，不增加额外噪声的特点。
发明内容
本发明的一种可校正IQ失配的混频器电路，目的是基于传统混频器电路，实现对IQ失配的校正。
本发明的一种可校正IQ失配的混频器电路是通过以下技术方案来实现的：一种可校正IQ失配的混频器电路，所述混频器电路包括：
I路信号通道上的第一级混频器电路，Q路信号通道上的第二级混频器电路，以及分别给第一级混频器电路与第二级混频器电路提供直流偏置的偏置电路。
优选的，所述第一级混频器电路，射频输入信号高电平为VRFIP,射频输入信号低电平为VRFIN；本振输入信号高电平为VLOIP,本振输入信号低电平为VLOIN；直流偏置输入信号为VBI；中频输出信号高电平为VIFIP,中频输出信号低电平为VIFIN；
所述第二级混频器电路，射频输入信号高电平为VRFIP,射频输入信号低电平为VRFIN；本振输入信号高电平为VLOQP,本振输入信号低电平为VLOQN；直流偏置输入信号为VBQ；中频输出信号高电平为VIFQP,中频输出信号低电平为VIFQN；
所述的第一级混频器电路和第二级混频器电路，高电平输入电容CP的两端分别与射频输入信号高电平VRFIP和第一晶体管M1、第二晶体管M2、第五晶体管M5、第六晶体管M6的漏端相连，低电平输入电容CN的两端分别与射频输入信号低电平VRFIN和第三晶体管M3、第四晶体管M4、第七晶体管M7、第八晶体管M8的漏端相连；第一级混频器电路本振输入信号高电平VLOIP通过第一电容C1和第一电阻R1组成的耦合电路与第一晶体管M1、第四晶体管M4的栅极相连，第一级混频器电路本振输入信号低电平VLOIN通过第二电容C2和第二电阻R2组成的耦合电路与第二晶体管M2、第三晶体管M3的栅极相连；第二级混频器电路本振输入信号高电平VLOQP通过第三电容C3和第三电阻R3组成的耦合电路与第五晶体管M5、第八晶体管M8的栅极相连，第二级混频器电路本振输入信号低电平VLOQN通过第四电容C4和第四电阻R4组成的耦合电路与第六晶体管M6、第七晶体管M7的栅极相连；第一级混频器电路中频输出信号高电平VIFIP与第一晶体管M1、第三晶体管M3的源端相连，第一级混频器电路中频输出信号低电平VIFIN与第二晶体管M2、第四晶体管M4的源端相连；第二级混频器电路中频输出信号高电平VIFQP与第五晶体管M5、第七晶体管M7的源端相连，第二级混频器电路中频输出信号低电平VIFQN与第六晶体管M6、第八晶体管M8的源端相连。
优选的，分别给第一级混频器电路与第二级混频器电路提供直流偏置的偏置电路为：电流源IBI与电阻RBI产生的参考电压VBI<5>，分别通过开关SWHI<1-4>连接至VBI<1-4>，参考地通过开关SWLI<1-4>连接至VBI<1-4>；电流源IBQ与电阻RBQ产生的参考电压VBQ<5>，分别通过开关SWHQ<1-4>连接至VBQ<1-4>，参考地通过开关SWLQ<1-4>连接至VBQ<1-4>；直流偏置电压VBI<1-4>、VBQ<1-4>在参考电压VBI<5>、VBQ<5>与参考地之间切换，实现开关的选通功能；通过控制IQ两路开关的选通，实现混频器IQ失配的校正。
优选的，其中电阻R1-R4、电容C1-C4以及晶体管M1-M8组成阵列形式的调节电路，且调节比特位数相等，由第一电阻R1、第一电容C1与第一晶体管M1组成的阵列形式的调节电路：其中第一晶体管阵列M1<1-5>的漏极均连接至输入电容CP，第一晶体管阵列M1<1-5>的源极均连接至中频输出信号高电平VIFIP；本振输入信号高电平VLOIP分别通过第一电容阵列C1<1-5>与第一晶体管阵列M1<1-5>的栅极连接，直流偏置信号VBI<1-5>分别通过第一电阻阵列R1<1-5>与第一晶体管阵列M1<1-5>的栅极连接。其余电路在上述方案的基础上，按照上述的的阵列排列规则，以相同的比特位和精度进行排列。
本发明的优点在于：
(1)本发明在传统混频器基础上，仅通过改变混频器开关导通特性，实现对IQ失配的校正，因此本发明的混频器电路具有结构简单的优点；
(2)本发明不含额外的校正级电路，因此具有不增加额外功耗，不增加额外噪声的优点；
(3)本发明是在传统混频器原有开关宽长比下，取出一部分宽长比用作调节，因此对于每个开关来说，其总的宽长比与传统混频器开关宽长比一样，不产生额外的寄生电容。
附图说明
图1是本技术方案的混频器电路图；
图2是本技术方案混频器中的校正阵列电路图；
图3是本技术方案的直流偏置电路图；
具体实施方式
下面结合附图与具体实施方式对本技术方案进一步说明如下：
所述混频器包括I路信号通道上的第一级混频器电路，Q路信号通道上的第二级混频器电路，以及分别给第一级混频器电路与第二级混频器电路提供直流偏置的偏置电路。
所述第一级混频器电路，射频输入信号高电平为VRFIP,射频输入信号低电平为VRFIN；本振输入信号高电平为VLOIP,本振输入信号低电平为VLOIN；直流偏置输入信号为VBI；中频输出信号高电平为VIFIP,中频输出信号低电平为VIFIN；
所述第二级混频器电路，射频输入信号高电平为VRFIP,射频输入信号低电平为VRFIN；本振输入信号高电平为VLOQP,本振输入信号低电平为VLOQN；直流偏置输入信号为VBQ；中频输出信号高电平为VIFQP,中频输出信号低电平为VIFQN；
所述的第一级混频器电路和第二级混频器电路，高电平输入电容CP的两端分别与射频输入信号高电平VRFIP和第一晶体管M1、第二晶体管M2、第五晶体管M5、第六晶体管M6的漏端相连，低电平输入电容CN的两端分别与射频输入信号低电平VRFIN和第三晶体管M3、第四晶体管M4、第七晶体管M7、第八晶体管M8的漏端相连；第一级混频器电路本振输入信号高电平VLOIP通过第一电容C1和第一电阻R1组成的耦合电路与第一晶体管M1、第四晶体管M4的栅极相连，第一级混频器电路本振输入信号低电平VLOIN通过第二电容C2和第二电阻R2组成的耦合电路与第二晶体管M2、第三晶体管M3的栅极相连；第二级混频器电路本振输入信号高电平VLOQP通过第三电容C3和第三电阻R3组成的耦合电路与第五晶体管M5、第八晶体管M8的栅极相连，第二级混频器电路本振输入信号低电平VLOQN通过第四电容C4和第四电阻R4组成的耦合电路与第六晶体管M6、第七晶体管M7的栅极相连；第一级混频器电路中频输出信号高电平VIFIP与第一晶体管M1、第三晶体管M3的源端相连，第一级混频器电路中频输出信号低电平VIFIN与第二晶体管M2、第四晶体管M4的源端相连；第二级混频器电路中频输出信号高电平VIFQP与第五晶体管M5、第七晶体管M7的源端相连，第二级混频器电路中频输出信号低电平VIFQN与第六晶体管M6、第八晶体管M8的源端相连。
其中电阻R1-R4、电容C1-C4以及晶体管M1-M8组成阵列形式的调节电路，且调节比特位数相等，图1中由第一电阻R1、第一电容C1与第一晶体管M1组成的阵列形式的调节电路如图2所示，其中第一晶体管阵列M1<1-5>的漏极均连接至输入电容CP，第一晶体管阵列M1<1-5>的源极均连接至中频输出信号高电平VIFIP；本振输入信号高电平VLOIP分别通过第一电容阵列C1<1-5>与第一晶体管阵列M1<1-5>的栅极连接，直流偏置信号VBI<1-5>分别通过第一电阻阵列R1<1-5>与晶体管阵列M1<1-5>的栅极连接。
图2所示电路仅为图1所示整体电路中的一部分，其余电路在图1所示连接方案的基础上，按照图2所示的阵列排列规则，以相同的比特位和精度进行排列。
分别给第一级混频器电路与第二级混频器电路提供直流偏置的偏置电路如图3所示，电流源IBI与电阻RBI产生的参考电压VBI<5>，分别通过开关SWHI<1-4>连接至VBI<1-4>，参考地通过开关SWLI<1-4>连接至VBI<1-4>。电流源IBQ与电阻RBQ产生的参考电压VBQ<5>，分别通过开关SWHQ<1-4>连接至VBQ<1-4>，参考地通过开关SWLQ<1-4>连接至VBQ<1-4>。
通过控制直流偏置电压VBI<1-4>、VBQ<1-4>在参考电压VBI<5>、VBQ<5>与参考地之间切换，实现开关的选通功能；通过控制IQ两路开关的选通，实现混频器IQ失配的校正。
当IQ两路无失配时，电路无需调谐功能，默认标准状态为VBI<1-4>＝VBI<5>，VBQ<1-4>＝VBQ<5>；此时阵列中所有开关都正常工作，阵列总的开关宽长比为47*W/L，所以M1-M8宽长比均为47*W/L；当IQ两路有失配时，根据IQ两路失配的大小以及正负关系，选择性的将VBI<1-4>中的一位或多位接地或者将VBQ<1-4>中的一位或多位接地，即通过减小M1-M4或者M5-M8的宽长比来补偿IQ失配。

Claims (1)

1.一种可校正IQ失配的混频器电路，其特征在于所述混频器电路包括：
I路信号通道上的第一级混频器电路，Q路信号通道上的第二级混频器电路，以及分别给第一级混频器电路与第二级混频器电路提供直流偏置的偏置电路；
所述第一级混频器电路，射频输入信号高电平为VRFIP,射频输入信号低电平为VRFIN；本振输入信号高电平为VLOIP,本振输入信号低电平为VLOIN；直流偏置输入信号为VBI；中频输出信号高电平为VIFIP,中频输出信号低电平为VIFIN；
所述第二级混频器电路，射频输入信号高电平为VRFIP,射频输入信号低电平为VRFIN；本振输入信号高电平为VLOQP,本振输入信号低电平为VLOQN；直流偏置输入信号为VBQ；中频输出信号高电平为VIFQP,中频输出信号低电平为VIFQN；
所述的第一级混频器电路和第二级混频器电路，高电平输入电容CP的两端分别与射频输入信号高电平VRFIP和第一晶体管M1、第二晶体管M2、第五晶体管M5、第六晶体管M6的漏端相连，低电平输入电容CN的两端分别与射频输入信号低电平VRFIN和第三晶体管M3、第四晶体管M4、第七晶体管M7、第八晶体管M8的漏端相连；第一级混频器电路本振输入信号高电平VLOIP通过第一电容C1和第一电阻R1组成的耦合电路与第一晶体管M1、第四晶体管M4的栅极相连，第一级混频器电路本振输入信号低电平VLOIN通过第二电容C2和第二电阻R2组成的耦合电路与第二晶体管M2、第三晶体管M3的栅极相连；第二级混频器电路本振输入信号高电平VLOQP通过第三电容C3和第三电阻R3组成的耦合电路与第五晶体管M5、第八晶体管M8的栅极相连，第二级混频器电路本振输入信号低电平VLOQN通过第四电容C4和第四电阻R4组成的耦合电路与第六晶体管M6、第七晶体管M7的栅极相连；第一级混频器电路中频输出信号高电平VIFIP与第一晶体管M1、第三晶体管M3的源端相连，第一级混频器电路中频输出信号低电平VIFIN与第二晶体管M2、第四晶体管M4的源端相连；第二级混频器电路中频输出信号高电平VIFQP与第五晶体管M5、第七晶体管M7的源端相连，第二级混频器电路中频输出信号低电平VIFQN与第六晶体管M6、第八晶体管M8的源端相连；所述第一级混频器电路与第二级混频器电路提供直流偏置的偏置电路为：电流源IBI与电阻RBI产生的参考电压VBI<5>，分别通过开关SWHI<1-4>连接至VBI<1-4>，参考地通过开关SWLI<1-4>连接至VBI<1-4>；电流源IBQ与电阻RBQ产生的参考电压VBQ<5>，分别通过开关SWHQ<1-4>连接至VBQ<1-4>，参考地通过开关SWLQ<1-4>连接至VBQ<1-4>；直流偏置电压VBI<1-4>、VBQ<1-4>在参考电压VBI<5>、VBQ<5>与参考地之间切换，实现开关的选通功能；最终通过混频器I路晶体管阵列与混频器Q路晶体管阵列的差异化导通，来实现混频器I路与Q路失配的校正。
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