CN204578496U - 能够对输入信号的占空比失真进行补偿的输入电路 - Google Patents

Abstract

本实用新型提供一种能够对输入信号的占空比失真进行补偿的输入电路，其包括：占空比校准模块，其基于预定占空比的基准信号产生输出信号；占空比检测电路，其输入端连接占空比校准模块的输出端，其检测占空比校准模块输出的输出信号的占空比，并在输出信号的占空比不等于预定占空比时输出占空比校准控制信号，占空比校准模块基于占空比检测电路输出的占空比校准控制信号对占空比校准模块进行校准，直到得到的输出信号的占空比等于预定占空比；复制占空比校准模块的结构而形成的输入模块，其也基于占空比检测电路输出的占空比校准控制信号对输入模块进行校准。与现有技术相比，本实用新型提供的输入电路能够对输入信号的占空比失真进行补偿。

Description

能够对输入信号的占空比失真进行补偿的输入电路

【技术领域】

本实用新型涉及电路设计领域，特别涉及一种能够对输入信号的占空比失真进行补偿的输入电路。

【背景技术】

对于输入电路来说，由于器件的不匹配等非理想因素，会导致输入信号的占空比的失真。比如，输入信号的占空比为50％，经过输入电路之后，由于该输入电路内的器件的不匹配等非理想因素，可能导致输出信号的占空比只有49％，51％，或者其它值。占空比的失真会消耗许多时间裕度，在高速应用条件下尤其显得重要。目前来讲，由于器件的不匹配等非理想因素而导致的输入信号的占空比失真是无法消除的，只有靠增加器件的尺寸来减小。然而，这会带来芯片面积以及功耗的增加。

因此，有必要提出一种能够对输入信号的占空比失真进行补偿的输入电路。

【实用新型内容】

本实用新型的目的在于提供输入电路，其能够对输入信号的占空比失真进行补偿。

为了解决上述问题，本实用新型提供一种能够对输入信号的占空比失真进行补偿的输入电路，其包括：占空比校准模块，其基于预定占空比的基准信号产生输出信号；占空比检测电路，其输入端连接所述占空比校准模块的输出端，其检测所述占空比校准模块输出的输出信号的占空比，并在所述输出信号的占空比不等于预定占空比时输出占空比校准控制信号，其中占空比校准模块基于占空比检测电路输出的占空比校准控制信号对占空比校准模块进行校准，直到得到的输出信号的占空比等于预定占空比；复制占空比校准模块的结构而形成的输入模块，其也基于占空比检测电路输出的占空比校准控制信号对输入模块进行校准。

进一步的，所述预定占空比为百分之五十，所述输入电路还包括有：基准电压产生电路，其产生基准电压信号；基准信号产生电路，其产生预定占空比的基准信号，其中，占空比校准模块的第一输入端与所述预定占空比的基准信号相连，第二输入端接收所述基准电压信号，其比较所述基准信号和所述基准电压信号并输出表示比较结果的输出信号，所述输入模块的第一输入端与所述目标输入信号相连，第二输入端接收所述基准电压信号，其比较所述目标输入信号和所述基准电压信号并输出表示比较结果的目标输出信号；占空比校准模块基于占空比检测电路输出的占空比校准控制信号调整并得到一组占空比校准参数，基于调整得到的占空比校准参数对占空比校准模块进行校准，在基于占空比校准控制信号的不断调整下得到一组最终占空比校准参数，基于该组最终占空比校准参数对占空比校准模块进行校准以使得其输出的输出信号的占空比等于预定占空比。

进一步的，占空比检测电路包括缓冲器、反相器、第一电阻、第二电阻、第一电容、第二电容、比较器和控制单元。所述缓冲器的输入端与反相器的输入端相连，所述缓冲器和所述反相器的输入端接收来自占空比校准模块输出的输出信号；缓冲器的输出端依次经由第一电阻和第一电容与接地端相连，反相器的输出端依次经由第二电阻和第二电容与接地端相连，第一电阻和第一电容的连接端与比较器的第一输入端相连，第二电阻和第二电容的连接端与比较器的第二输入端相连，比较器的输出端与控制单元的输入端相连，所述控制单元基于比较器输出的比较结果输出占空比校准控制信号。

进一步的，占空比校准模块和输入模块均包括有输出驱动电路，该输出驱动电路包括输入端、连接于电源端和其输出端之间的多个第一输出驱动单元和连接于其输出端和接地端之间的多个第二输出驱动单元，每个第一输出驱动单元内都包括连接于电源端和所述输出驱动电路的输出端之间第一控制开关和PMOS晶体管，每个第二输出驱动单元内都包括连接于输出端和接地端之间NMOS晶体管和第二控制开关，各个第一输出驱动单元中的PMOS晶体管和各个第二输出驱动单元的NMOS晶体管的栅极共同相连，形成该输出驱动电路的输入端，各个第一输出驱动单元中的PMOS晶体管和各个第二输出驱动单元的NMOS晶体管的漏极共同相连后，形成该输出驱动电路的输出端，通过控制第一控制开关和第二控制开关的导通或关断能够将其所在的第一输出驱动单元和第二输出驱动单元有效地的引入该输出驱动电路或从该输出驱动电路中去除，基于占空比校准控制信号控制占空比校准模块和输入模块中导通的第一控制开关和第二控制开关的数目，以实现对占空比校准模块和输入模块的校准。

进一步的，所述占空比校准模块和输入模块均还包括有输出缓冲单元，该输出缓冲单元的输入端与所述输出驱动电路的输出端相连，其输出端作为占空比校准模块和输入模块均的输出端。

进一步的，在占空比检测电路检测到所述占空比校准模块输出的输出信号的占空比低于预定占空比时，输出占空比校准控制信号以增加导通的第一控制开关的数目和/或减少导通的第二控制开关的数目；在占空比检测电路检测到所述占空比校准模块输出的输出信号的占空比高于预定占空比时，输出占空比校准控制信号以减少导通的第一控制开关的数目和/或增加导通的第二控制开关的数目。

进一步的，所述占空比校准模块和输入模块均还包括有输入比较单元，所述输入比较单元的第一输入端连接预定占空比的基准信号或目标输入信号，所述输入比较单元的第二输入端连接一基准电压信号，该输入比较单元的输出端与所述输出驱动电路的输入端相连。

进一步的，所述输入比较单元包括PMOS晶体管MP0和MP1、NMOS晶体管MN0、MN1、MN0B和MN1B。PMOS晶体管MP0和MP1源极与电源端相连，PMOS晶体管MP0的漏极与NMOS晶体管MN0的漏极相连，PMOS晶体管MP1的漏极与NMOS晶体管MN1的漏极相连，NMOS晶体管MN0、MN1、MN0B和MN1B的源极与接地端相连，NMOS晶体管MN0B的漏极与NMOS晶体管MN0的漏极以及NMOS晶体管MN1B的栅极相连，NMOS晶体管MN1B的漏极与NMOS晶体管MN1的漏极以及NMOS晶体管MN0B的栅极相连，PMOS晶体管MP0的栅极和NMOS晶体管MN0的栅极相连后作为所述输入比较单元的第一输入端，PMOS晶体管MP1的栅极和NMOS晶体管MN1的栅极相连后作为所述输入比较单元的第二输入端，PMOS晶体管MP1的漏极和NMOS晶体管MN1的漏极相连的节点为输入比较单元的输出端。

与现有技术相比，本实用新型中利用基准信号对占空比校准模块的占空比进行校准，从而实现了对输入模块的占空比的同步校准，从而可以消除或减少器件的不匹配等非理想因素对输入信号的占空比失真造成的影响。

【附图说明】

为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：

图1为本实用新型中的能够对输入信号的占空比失真进行补偿的输入电路在一个实施例中的结构框图；

图2为本实用新型中的占空比检测电路在一个实施例中的结构框图；

图3为本实用新型中的占空比校准电路或输入模块在一个实施例中的结构框图；和

图4为图3中的输出驱动电路在一个实施例中的电路图。

【具体实施方式】

为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本实用新型作进一步详细的说明。

此处所称的“一个实施例”或“实施例”是指可包含于本实用新型至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。

图1为本实用新型中的能够对输入信号的占空比失真进行补偿的输入电路100在一个实施例中的结构框图。如图1所示的，所述输入电路100包括基准信号产生电路110、基准电压产生电路120、占空比校准模块RX_0、占空比检测电路130和复制占空比校准模块RX_0的结构而形成的输入模块RX_1。

所述基准电压产生电路120产生基准电压信号VR。所述基准信号产生电路110产生预定占空比的基准信号RS。占空比校准模块RX_0的第一输入端与所述预定占空比的基准信号RS相连，第二输入端接收所述基准电压信号VR。所述输入模块RX_1的第一输入端与目标输入信号IN相连，第二输入端接收所述基准电压信号VR。

所述占空比校准模块RX_0对预定占空比的基准信号RS进行占空比校准并得到输出信号。在一个实施例中，所述预定占空比为百分之五十，下文中以百分之五十为例进行介绍，然而普通领域内的技术人员可以知道的是，该预定占空比也可以更改为其他值。所述占空比校准模块RX_0比较基准电压信号VR和基准信号RS，并输出表示比较结果的输出信号。

所述占空比检测电路130的输入端连接所述占空比校准模块RX_0的输出端，其检测所述占空比校准模块RX_0输出的输出信号的占空比，并在输出信号的占空比不等于百分五十时输出占空比校准控制信号DC，所述占空比校准模块RX_0基于占空比检测电路130输出的占空比校准控制信号DC对所述占空比校准模块RX_0进行校准，直到得到输出信号的占空比等于百分五十。具体的，在输出信号的占空比不等于百分五十时，所述占空比检测电路130输出占空比校准控制信号DC，占空比校准模块130基于占空比检测电路输出的占空比校准控制信号调整得到一组占空比校准参数，基于调整得到的占空比校准参数对所述占空比校准模块RX_0进行校准，在输出信号的占空比等于百分五十时，基于占空比校准控制信号DC得到一组最终占空比校准参数，基于该组最终占空比校准参数对所述占空比校准模块RX_0进行校准能够使得输出信号的占空比等于百分之五十。

所述输入模块RX_1的结构是复制占空比校准模块RX_0的结构，在本实用新型中，同步的，所述输入模块RX_1也基于占空比检测电路输出的占空比校准控制信号对所述输入模块RX_1进行校准。具体的，所述输入模块RX_1也会根据占空比校准控制信号得到一组最终占空比校准参数，基于该组最终占空比校准参数对所述输入模块RX_1进行校准。输入模块RX_1比较目标输入信号IN和基准电压信号VR产生表示比较结果的目标输出信号，该目标输出信号的占空比与目标输入信号IN的占空比相比失真很小，目标输出信号提供给应用电路200使用。

可以看出，由于所述输入模块RX_1的结构是复制占空比校准模块RX_0的结构，利用预定已知占空比的基准信号RS对占空比校准模块RX_0进行校准，同步的就实现了对输入模块RX_1的校准，从而可以消除或减少输入模块RX_1中的器件的不匹配等非理想因素对目标输入信号IN的占空比失真造成的影响。

图2为本实用新型中的占空比检测电路130在一个实施例中的结构框图。如图2所示的，所述占空比检测电路130包括缓冲器BUF、反相器INV、第一电阻R1、第二电阻R2、第一电容C1、第二电容C2、比较器131和控制单元132。

所述缓冲器BUF的输入端与反相器INV的输入端相连，所述缓冲器BUF和所述反相器INV的输入端接收来自占空比校准模块RX_0输出的输出信号。缓冲器BUF的输出端依次经由第一电阻R1和第一电容C1与接地端相连。反相器INV的输出端依次经由第二电阻R2和第二电容C2与接地端相连。第一电阻R1和第一电容C1的连接端与比较器131的第一输入端相连。第二电阻R2和第二电容C2的连接端与比较器131的第二输入端相连，比较器131的输出端与控制单元132的输入端相连。所述控制单元132基于比较器131输出的比较结果输出占空比校准控制信号。

在校准的输出信号的占空比大于百分之五十时，比较器131会输出高电平信号，此时认为有必要将占空比校准模块RX_0的占空比向小的方向调整，因此所述控制单元132根据该高电平输出相应的占空比校准控制信号DC，相应的，所述占空比校准模块RX_0根据该占空比校准控制信号DC调整其占空比校准参数，进而减小其占空比校准模块RX_0的占空比；在校准的输出信号的占空比低于百分之五十时，比较器131会输出低电平信号，此时认为有必要将占空比校准模块RX_0的占空比向大的方向调整，因此所述控制单元132根据该高电平输出相应的占空比校准控制信号DC，相应的，所述占空比校准模块RX_0根据该占空比校准控制信号DC调整其占空比校准参数，进而增大其占空比校准模块RX_0的占空比。

在本实用新型中，所述控制单元132中设定锁定规则，在锁定状态时，所述控制单元132输出的占空比校准控制信号DC使得所述占空比校准模块RX_0不再调整占空比校准参数。比如，在比较器131的输出由高电平变为低电平时进入锁定状态，再比如，在比较器131的输出由高电平变为低电平时进入锁定状态。

图3为本实用新型中的占空比校准电路RX_0或输入模块RX_1在另一个实施例中的结构框图。在本实用新型中，占空比校准电路RX_0的结构与输入模块RX_1的结构可以完全相同，只是器件的尺寸可以是成正比例的。

所述占空比校准电路RX_0和输入模块RX_1包括有输入比较单元310、输出驱动电路320和输出缓冲单元330。

所述输入比较单元310包括PMOS晶体管MP0和MP1、NMOS晶体管MN0、MN1、MN0B和MN1B。PMOS晶体管MP0和MP1源极与电源端相连，PMOS晶体管MP0的漏极与NMOS晶体管MN0的漏极相连，PMOS晶体管MP1的漏极与NMOS晶体管MN1的漏极相连。NMOS晶体管MN0、MN1、MN0B和MN1B的源极与接地端相连，NMOS晶体管MN0B的漏极与NMOS晶体管MN0的漏极以及NMOS晶体管MN1B的栅极相连，NMOS晶体管MN1B的漏极与NMOS晶体管MN1的漏极以及NMOS晶体管MN0B的栅极相连。PMOS晶体管MP0的栅极和NMOS晶体管MN0的栅极相连后作为所述输入比较单元的第一输入端，该第一输入端接收基准信号RS或目标输入信号IN，PMOS晶体管MP1的栅极和NMOS晶体管MN1的栅极相连后作为所述输入比较单元的第二输入端，该第二输入端接收基准电压信号VR。晶体管MP1的漏极和晶体管MN1的漏极相连的节点为输入比较单元310的输出端。所述输入比较单元310用于比较其第一输入端的信号和第二输入端的信号，并通过其输出端输出比较结果。

如图4所示的，所述输出驱动电路320包括输入端I、连接于电源端V/I_SUPPLY和其输出端O之间的N个第一输出驱动单元321和连接于其输出端O和接地端VSS之间的N个第二输出驱动单元322，其中N大于等于1。所述输入端I与输入比较单元310的输出端相连，所述输出端O与输出缓冲单元330的输入端相连，输出缓冲单元330的输出端作为占空比校准模块和输入模块均的输出端。

每个第一输出驱动单元内都包括连接于电源端V/I_SUPPLY和所述输出驱动电路的输出端O之间第一控制开关和PMOS晶体管。具体的，第一个第一输出驱动单元包括第一控制开关SW1_0和PMOS晶体管PM1_0，第二个第一输出驱动单元包括第一控制开关SW1_1和PMOS晶体管PM1_1，第三个第一输出驱动单元包括第一控制开关SW1_2和PMOS晶体管PM1_2，……，第N个第一输出驱动单元包括第一控制开关SW1_N-1和PMOS晶体管PM1_N-1。

每个第二输出驱动单元322内都包括连接于输出端和接地端之间NMOS晶体管和第二控制开关。具体的，第一个第二输出驱动单元包括第二控制开关SW0_0和NMOS晶体管NM0_0，第二个第二输出驱动单元包括第二控制开关SW0_1和NMOS晶体管NM0_1，第三个第二输出驱动单元包括第二控制开关SW0_2和NMOS晶体管NM0_2，……，第N个第二输出驱动单元包括第二控制开关SW1_N-1和NMOS晶体管NM1_N-1。

各个第一输出驱动单元321中的PMOS晶体管和各个第二输出驱动单元322的NMOS晶体管的栅极共同相连，形成该输出驱动电路320的输入端I，各个第一输出驱动单元321中的PMOS晶体管和各个第二输出驱动单元322的NMOS晶体管的漏极共同相连后，形成该输出驱动电路320的输出端O。

所述占空比校准模块RX_0和所述输入模块RX_1基于占空比检测电路130输出的占空比校准控制信号来控制第一控制开关和第二控制开关的导通或关断，从而将相应的第一输出驱动单元321和第二输出驱动单元322有效地的引入该输出驱动电路320或从该输出驱动电路320中去除。导通的第一控制开关的数目越大，其上拉的驱动能力也就越大，会导致输入信号的占空比向偏大方向失真，导通的第二控制开关的数目越大，其下拉的驱动能力也就越大，会导致输入信号的占空比向偏小的方向失真。

基于这样的方式，可以根据占空比检测电路输出的占空比校准控制信号DC来调整第一控制开关和第二控制开关导通的数目，以实现对所述占空比校准模块RX_0和所述输入模块RX_1的校准，最终将根据占空比校准模块RX_0输出的输出信号的占比空调整为百分之五十。此时，占空比校准模块RX_0的输入的基准信号的占空比为百分之五十，而其输出信号的占空比也为百分之五十，也就是说，占空比校准模块RX_0并未造成输入信号的占空比的失真。校准后，输入模块RX_1具有与占空比校准模块RX_0相同的结构，输入模块RX_1也并未造成输入信号的占空比的失真，从而消除或减少器件的不匹配等非理想因素对输入信号的占空比失真造成的影响。

在一个实施例中，在占空比检测电路130检测到所述占空比校准模块RX_0输出的输出信号的占空比低于百分之五十时，输出占空比校准控制信号以增加导通的第一控制开关的数目和/或减少导通的第二控制开关的数目；在占空比检测电路130检测到所述占空比校准模块RX_0输出的输出信号的占空比高于百分之五十时，输出占空比校准控制信号以减少导通的第一控制开关的数目和/或增加导通的第二控制开关的数目。在锁定后，所述占空比校准模块RX_0基于占空比校准控制信号控制预定数目的第一控制开关导通和预定数目的第二控制开关导通，此时所述占空比校准模块RX_0输出的输出信号的占空比大约等于百分之五十。同步的，所述输入模块RX_1也会基于占空比校准控制信号控制预定数目的第一控制开关导通和预定数目的第二控制开关导通，从而消除或减少器件的不匹配等非理想因素对输入信号的占空比失真造成的影响。

在本实用新型中，利用***自校准方法来降低输入电路导致的输入信号的占空比失真，优化时间裕度，从而支持更高的输入电路工作频率。本实用新型对器件的匹配度要求降低，减小了输入电路的输入电容，从而可以提高输入频率，降低了芯片面积。

在本实用新型中，“连接”、“相连”、“连”、“接”等表示电性连接的词语，如无特别说明，则表示直接或间接的电性连接。

需要指出的是，熟悉该领域的技术人员对本实用新型的具体实施方式所做的任何改动均不脱离本实用新型的权利要求书的范围。相应地，本实用新型的权利要求的范围也并不仅仅局限于前述具体实施方式。

Claims (8)

1.一种能够对输入信号的占空比失真进行补偿的输入电路，其特征在于，其包括：

占空比校准模块，其基于预定占空比的基准信号产生输出信号；

占空比检测电路，其输入端连接所述占空比校准模块的输出端，其检测所述占空比校准模块输出的输出信号的占空比，并在所述输出信号的占空比不等于预定占空比时输出占空比校准控制信号，其中占空比校准模块基于占空比检测电路输出的占空比校准控制信号对占空比校准模块进行校准，直到得到的输出信号的占空比等于预定占空比；

复制占空比校准模块的结构而形成的输入模块，其也基于占空比检测电路输出的占空比校准控制信号对输入模块进行校准。

2.根据权利要求1所述的能够对输入信号的占空比失真进行补偿的输入电路，其特征在于，所述预定占空比为百分之五十，

所述输入电路还包括有：

基准电压产生电路，其产生基准电压信号；

基准信号产生电路，其产生预定占空比的基准信号，

其中，占空比校准模块的第一输入端与所述预定占空比的基准信号相连，第二输入端接收所述基准电压信号，其比较所述基准信号和所述基准电压信号并输出表示比较结果的输出信号，所述输入模块的第一输入端与所述目标输入信号相连，第二输入端接收所述基准电压信号，其比较所述目标输入信号和所述基准电压信号并输出表示比较结果的目标输出信号；

占空比校准模块基于占空比检测电路输出的占空比校准控制信号调整并得到一组占空比校准参数，基于调整得到的占空比校准参数对占空比校准模块进行校准，在基于占空比校准控制信号的不断调整下得到一组最终占空比校准参数，基于该组最终占空比校准参数对占空比校准模块进行校准以使得其输出的输出信号的占空比等于预定占空比。

3.根据权利要求1所述的能够对输入信号的占空比失真进行补偿的输入电路，其特征在于，占空比检测电路包括缓冲器、反相器、第一电阻、第二电阻、第一电容、第二电容、比较器和控制单元，

所述缓冲器的输入端与反相器的输入端相连，所述缓冲器和所述反相器的输入端接收来自占空比校准模块输出的输出信号；

缓冲器的输出端依次经由第一电阻和第一电容与接地端相连，

反相器的输出端依次经由第二电阻和第二电容与接地端相连，

第一电阻和第一电容的连接端与比较器的第一输入端相连，

第二电阻和第二电容的连接端与比较器的第二输入端相连，比较器的输出端与控制单元的输入端相连，

所述控制单元基于比较器输出的比较结果输出占空比校准控制信号。

4.根据权利要求1所述的能够对输入信号的占空比失真进行补偿的输入电路，其特征在于，

占空比校准模块和输入模块均包括有输出驱动电路，该输出驱动电路包括输入端、连接于电源端和其输出端之间的多个第一输出驱动单元和连接于其输出端和接地端之间的多个第二输出驱动单元，

每个第一输出驱动单元内都包括连接于电源端和所述输出驱动电路的输出端之间第一控制开关和PMOS晶体管，每个第二输出驱动单元内都包括连接于输出端和接地端之间NMOS晶体管和第二控制开关，各个第一输出驱动单元中的PMOS晶体管和各个第二输出驱动单元的NMOS晶体管的栅极共同相连，形成该输出驱动电路的输入端，各个第一输出驱动单元中的PMOS晶体管和各个第二输出驱动单元的NMOS晶体管的漏极共同相连后，形成该输出驱动电路的输出端，通过控制第一控制开关和第二控制开关的导通或关断能够将其所在的第一输出驱动单元和第二输出驱动单元有效地的引入该输出驱动电路或从该输出驱动电路中去除，

基于占空比校准控制信号控制占空比校准模块和输入模块中导通的第一控制开关和第二控制开关的数目，以实现对占空比校准模块和输入模块的校准。

5.根据权利要求4所述的能够对输入信号的占空比失真进行补偿的输入电路，其特征在于，

所述占空比校准模块和输入模块均还包括有输出缓冲单元，该输出缓冲单元的输入端与所述输出驱动电路的输出端相连，其输出端作为占空比校准模块和输入模块均的输出端。

6.根据权利要求4所述的能够对输入信号的占空比失真进行补偿的输入电路，其特征在于，

在占空比检测电路检测到所述占空比校准模块输出的输出信号的占空比低于预定占空比时，输出占空比校准控制信号以增加导通的第一控制开关的数目和/或减少导通的第二控制开关的数目；

在占空比检测电路检测到所述占空比校准模块输出的输出信号的占空比高于预定占空比时，输出占空比校准控制信号以减少导通的第一控制开关的数目和/或增加导通的第二控制开关的数目。

7.根据权利要求4所述的能够对输入信号的占空比失真进行补偿的输入电路，其特征在于，

所述占空比校准模块和输入模块均还包括有输入比较单元，所述输入比较单元的第一输入端连接预定占空比的基准信号或目标输入信号，所述输入比较单元的第二输入端连接一基准电压信号，该输入比较单元的输出端与所述输出驱动电路的输入端相连。

8.根据权利要求7所述的能够对输入信号的占空比失真进行补偿的输入电路，其特征在于，

所述输入比较单元包括PMOS晶体管MP0和MP1、NMOS晶体管MN0、MN1、MN0B和MN1B，

PMOS晶体管MP0和MP1源极与电源端相连，PMOS晶体管MP0的漏极与NMOS晶体管MN0的漏极相连，PMOS晶体管MP1的漏极与NMOS晶体管MN1的漏极相连，

NMOS晶体管MN0、MN1、MN0B和MN1B的源极与接地端相连，NMOS晶体管MN0B的漏极与NMOS晶体管MN0的漏极以及NMOS晶体管MN1B的栅极相连，NMOS晶体管MN1B的漏极与NMOS晶体管MN1的漏极以及NMOS晶体管MN0B的栅极相连，

PMOS晶体管MP0的栅极和NMOS晶体管MN0的栅极相连后作为所述输入比较单元的第一输入端，

PMOS晶体管MP1的栅极和NMOS晶体管MN1的栅极相连后作为所述输入比较单元的第二输入端，

PMOS晶体管MP1的漏极和NMOS晶体管MN1的漏极相连的节点为输入比较单元的输出端。