CN105448961B - 超结器件的终端保护结构 - Google Patents
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- 230000007704 transition Effects 0.000 claims abstract description 40
- 230000007306 turnover Effects 0.000 claims abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 64
- 229920005591 polysilicon Polymers 0.000 claims description 62
- 239000011248 coating agent Substances 0.000 claims description 55
- 238000000576 coating method Methods 0.000 claims description 55
- 238000000407 epitaxy Methods 0.000 claims description 54
- 239000002184 metal Substances 0.000 claims description 43
- 239000000203 mixture Substances 0.000 claims description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- 239000002131 composite material Substances 0.000 claims description 6
- 239000008199 coating composition Substances 0.000 claims description 4
- 210000000170 cell membrane Anatomy 0.000 claims description 3
- 239000013078 crystal Substances 0.000 claims 5
- 239000000463 material Substances 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 51
- 230000006872 improvement Effects 0.000 description 22
- 238000000034 method Methods 0.000 description 12
- 239000000758 substrate Substances 0.000 description 11
- 230000008569 process Effects 0.000 description 6
- 230000005684 electric field Effects 0.000 description 5
- 210000004027 cell Anatomy 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 238000005452 bending Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000001413 cellular effect Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 208000032750 Device leakage Diseases 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
Landscapes
- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Abstract
本发明公开了一种超结器件的终端保护结构，电流流动区的超结结构的P和N型柱都呈条形结构且平行，终端保护结构中一部分超结结构由电流流动区的P和N型柱沿长度方向延伸形成，终端保护结构中的另一部分超结结构由和电流流动区的P和N型柱平行的条形结构的第二P和N型柱交替排列而成。在过渡区中形成有场板和P型环；在电压承受区的最外端的形成有截止环。本发明终端保护结构的超级结构的P和N型柱都为不带转折的长条形，能提高器件的漏电特性和可靠性，能以最小的终端尺寸得到高的击穿电压。
Description
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种超结(super junction)器件的终端保护结构。
背景技术
超结结构就是交替排列的N型柱和P型柱组成结构。如果用超结结构来取代垂直双扩散MOS晶体管(Vertical Double-diffused Metal-Oxide-Semiconductor，VDMOS)器件中的N型漂移区，在导通状态下通过N型柱提供导通通路，导通时P型柱不提供导通通路；在截止状态下由PN立柱共同承受反偏电压，就形成了超结金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)。超结MOSFET能在反向击穿电压与传统的VDMOS器件一致的情况下，通过使用低电阻率的外延层，而使器件的导通电阻大幅降低。
如图1所示，是现有超结器件俯视图一；一般的超结结构，都包含电荷流动区、横向承受反向偏置电压的终端区和处于电荷流动区和终端区之间的过渡区，终端区环绕于所述电荷流动区的外周，图1中1区表示电荷流动区，2区表示过渡区，3区表示终端区也即电压承受区。
1区包括由交替排列的P型柱201和N型柱202组成的超结结构，图1中的P型柱201和N型柱202都呈条形结构。N型柱202于在超结器件导通时提供导通通路，P型柱201和N型柱202在超结器件反偏时互相耗尽共同承受反向偏压。
2区和3区为于超结器件的终端，共同作为表示超结器件的终端保护结构。在器件导通时所述2区和3区不提供电流，在反偏状态用于承担从1区外周单元的表面到器件最外端表面衬底的电压该电压为横向电压和从1区外周单元表面到衬底的电压该电压为纵向电压。
2区和3区由包括由交替排列的P型柱203和N型柱204组成的超结结构，P型柱203和N型柱204都为首尾相连的环型结构，环绕在1区的外周。
超结器件由电荷流动区中的重复排列的器件元胞组成，器件元胞包括由一个N型柱201和一个P型柱202组成的超结单元以及在超结单元顶部形成的超结器件单元组成。以超结MOSFET器件为例，器件元胞结构为：阱区，形成于阱区中的源区，形成在阱区的表面形成有栅介质层如栅氧化层和多晶硅栅，层间膜，接触孔，正面金属层，正面金属层图形化后分别引出源极和栅极。在硅衬底的背面形成有背面金属层，背面金属层引出漏极。
如图1所示，在终端区即3区中，P型柱203和N型柱204都为首尾相连的环型结构，而P型柱203一般是在N型外延层中形成沟槽之后在填充P型硅形成，在沟槽填充的工艺中，沟槽在弯曲(不管是直角还是有一点弧度的弯折)的位置都易于出现缺陷，在该区域出现大的电场强度时，漏电特性差，同时在有弯曲的部分，会出现局部的电荷平衡，从而不能得到高的击穿电压，并导致器件漏电较差。为了解决局部电荷平衡的问题，现有技术是在转角处进行特殊的设计，如加入小方块的P-柱，但这在工艺实现上有很大的难度。
发明内容
本发明所要解决的技术问题是提供一种超结器件的终端保护结构，能提高器件的漏电特性和可靠性，能以最小的终端尺寸得到高的击穿电压。
为解决上述技术问题，本发明提供的超结器件的终端保护结构包括过渡区和电压承受区，超结器件的中间区域为电荷流动区，终端保护结构环绕于电荷流动区的外周，过渡区位于电荷流动区和电压承受区之间。
电流流动区包含由形成于N型外延层中的交替排列的第一P型柱和第一N型柱组成的第一部分超结结构。
在俯视面上，所述第一P型柱和所述第一N型柱都呈长条形且互相平行，各所述第一P型柱和所述第一N型柱都沿着长度方向延伸到所述电流流动区的外侧的所述电压承受区中形成第二部分超结结构。
由形成于所述N型外延层中的交替排列的第二P型柱和第二N型柱组成的第三部分超结结构，所述第三部分超级结构沿着所述第一P型柱的宽度方向从所述电流流动区的外侧延伸到所述电压承受区中；所述第二P型柱和所述第二N型柱都呈长条形且互相平行，且所述第二P型柱和所述第一P型柱平行。
所述第二部分超结结构和所述第三部分超结结构一起组成环绕在所述电流流动区的外周的所述终端保护结构的超级结构，使所述终端保护结构的超级结构的P型柱和N型柱都为不带转折的长条形，从而提高所述超结器件的漏电特性。
在所述过渡区中形成有场板和P型环，所述场板呈环形结构并环绕在所述电流流动区的外周；所述P型环形成于所述N型外延层中，所述P型环呈环形结构并环绕在所述电流流动区的外周。
在所述电压承受区的最外端的所述N型外延层中形成有截止环，所述截止环呈环形结构并环绕在所述终端保护结构的超级结构的外周。
进一步的改进是，在所述终端保护结构的超级结构还包括一条呈环状结构的第三P型柱，所述第三P型柱环绕在所述第二部分超结结构和所述第三部分超结结构的外周。
进一步的改进是，所述过渡区的场板为多晶硅场板，金属场板，多晶硅场板和金属场板的组合结构。
进一步的改进是，在所述终端保护结构区域的所述N型外延层上形成有终端介质膜，所述终端介质膜具有一台阶结构，所述台阶结构的侧面倾斜且位于所述过渡区中，从所述过渡区到所述电压承受区方向上所述台阶结构的厚度逐渐增加。
所述过渡区的场板包括有侧面倾斜的多晶硅场板，该侧面倾斜的多晶硅场板覆盖所述台阶结构并延伸到所述电压承受区的所述终端介质膜上，所述侧面倾斜的多晶硅场板覆盖所述台阶结构的位置处的侧面倾斜。
进一步的改进是，在所述侧面倾斜的多晶硅场板的顶部形成有金属场板，该金属场板通过接触孔和所述侧面倾斜的多晶硅场板连接；或者，在所述侧面倾斜的多晶硅场板的顶部形成有金属场板，该金属场板和所述侧面倾斜的多晶硅场板不连接。
进一步的改进是，所述截止环由形成于所述N型外延层的N+区和该N+区上的介质膜组成。
或者，所述截止环由形成于所述N型外延层的N+区、该N+区上的介质膜以及该介质膜上的保护环组成，所述保护环通过接触孔和底部的N+区接触，所述保护环为多晶硅保护环或金属保护环。
或者，所述截止环由形成于所述N型外延层的N+区、该N+区上的介质膜、该介质膜上的保护环和多晶硅场板环组成，所述保护环通过接触孔和底部的N+区接触，所述保护环为多晶硅保护环或金属保护环；所述多晶硅场板环和所述保护环通过接触孔接触或者所述多晶硅场板环和所述保护环不连接。
进一步的改进是，在所述保护环和底部的N+区接触的所述接触孔底部形成有P+区。
进一步的改进是，所述截止环的N+区的掺杂浓度大于1e16cm-3。
进一步的改进是，在述保护环底部的所述接触孔底部的P+区的掺杂浓度大于1e16cm-3。
进一步的改进是，所述截止环由所述截止环区域的所述N型外延层和该N型外延层上的介质膜组成。
或者，所述截止环由所述截止环区域的所述N型外延层、该N型外延层上的介质膜以及该介质膜上的保护环组成，所述保护环为多晶硅保护环或金属保护环。
或者，所述截止环由所述截止环区域的所述N型外延层、该N型外延层上的介质膜、该介质膜上的保护环和多晶硅场板环组成，所述保护环为多晶硅保护环或金属保护环；所述多晶硅场板环和所述保护环通过接触孔接触或者所述多晶硅场板环和所述保护环不连接。
进一步的改进是，所述截止环由形成于所述N型外延层的P+区和该P+区上的介质膜组成。
或者，所述截止环由形成于所述N型外延层的P+区、该P+区上的介质膜以及该介质膜上的保护环组成，所述保护环通过接触孔和底部的P+区接触，所述保护环为多晶硅保护环或金属保护环。
或者，所述截止环由形成于所述N型外延层的P+区、该P+区上的介质膜、该介质膜上的保护环和多晶硅场板环组成，所述保护环通过接触孔和底部的P+区接触，所述保护环为多晶硅保护环或金属保护环；所述多晶硅场板环和所述保护环通过接触孔接触或者所述多晶硅场板环和所述保护环不连接。
进一步的改进是，所述截止环的P+区的掺杂浓度大于1e16cm-3。
进一步的改进是，沿着所述第一P型柱的宽度方向上，所述终端保护结构的超级结构的最外侧的P型柱的宽度小于所述终端保护结构的超级结构的其它P型柱以及所述第一部分超结结构的P型柱的宽度，同时所述终端保护结构的超级结构的最外侧的P型柱的深度小于所述终端保护结构的超级结构的其它P型柱以及所述第一部分超结结构的P型柱的深度。
进一步的改进是，沿着所述第一P型柱的宽度方向上，所述终端保护结构的超级结构的位于所述电压承受区的P型柱的宽度小于所述终端保护结构的超级结构的位于所述过渡区的P型柱以及所述第一部分超结结构的P型柱的宽度，同时所述终端保护结构的超级结构的位于所述电压承受区的P型柱的深度小于所述终端保护结构的超级结构的位于所述过渡区的P型柱以及所述第一部分超结结构的P型柱的深度。
本发明能取得如下有益技术效果：
本发明的过渡区和主要的承受电压的区域的超级结构都采用单一方向的条状的交替排列的P型柱和N型柱，即终端保护结构的超级结构的P型柱和N型柱都为不带转折的长条形，相对于现有的环绕式结构，本发明的主要的承受电压的PN柱即P型柱和N型柱没有现有技术的拐角，避免了PN柱弯折处的缺陷和电荷不平衡的问题，从而能提高器件的漏电特性。
本发明通过只在整个交替排列的单一方向的PN柱的最外周设计一个环绕整个PN柱交替排列结构的P型柱即第三P型柱，环形P柱能保证电荷承受区最外周的P型柱的电场强度的分布的一致性，从而能改善器件的可靠性。
本发明通过过渡区和电压承受区的连接处设计场板，以及侧面倾斜的台阶结构和场板，能够改善器件过渡区和电压承受区的电场强度的分布，提高器件的可靠性。
另外，本发明通过采用高质量的热氧化膜作为侧面倾斜的场板下的终端介质膜，能减小器件中的可动离子，改善器件的一致性和可靠性。
本发明通过采用截止环，特别是采用高浓度N型截止环即组成截止环的N+区和与N型硅片相接的金属或多晶硅的膜层结构，高浓度的N型截止区能避免器件表面可能出现的弱反型，通过接触孔连接上去的多晶硅或金属保护环能更好地为器件提供了物理和电学的保护，进一步改善器件对划片等工艺过程的耐受力，得到高可靠性的器件。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有超结器件俯视图；
图2是本发明实施例一超结器件俯视图；
图3是本发明实施例二超结器件俯视图；
图4是本发明实施例一超结器件的剖面图；
图5是本发明实施例三超结器件的剖面图；
图6是本发明实施例四超结器件的剖面图；
图7是本发明实施例五超结器件的剖面图；
图8是本发明实施例六超结器件的剖面图；
图9是本发明实施例七超结器件的剖面图；
图10是本发明实施例六超结器件的剖面图；
图11是本发明实施例七超结器件的剖面图。
具体实施方式
本发明实施例一超结器件：
如图2所示，是本发明实施例一超结器件俯视图；本发明实施例一超结器件的终端保护结构中，超结器件包含电荷流动区和终端保护结构，超结器件的中间区域为电荷流动区，终端保护结构环绕于所述电荷流动区的外周，所述终端保护结构包括过渡区和电压承受区，所述过渡区位于所述电荷流动区和所述电压承受区之间，图2中1区表示电荷流动区，2区表示过渡区，3区表示电压承受区。
所述电流流动区包含由形成于N型外延层中的交替排列的第一P型柱22a和第一N型柱23a组成的第一部分超结结构。第一部分超结结构中的所述第一N型柱23a于在超结器件导通时提供导通通路，第一P型柱22a和第一N型柱23a在超结器件反偏时互相耗尽共同承受反向偏压。
2区和3区为于超结器件的终端，共同作为表示超结器件的终端保护结构。在器件导通时所述2区和3区不提供电流，在反偏状态用于承担从1区外周单元的表面到器件最外端表面衬底的电压该电压为横向电压和从1区外周单元表面到衬底的电压该电压为纵向电压。
在俯视面上，所述第一P型柱22a和所述第一N型柱23a都呈长条形且互相平行，各所述第一P型柱22a和所述第一N型柱23a都沿着长度方向延伸到所述电流流动区的外侧的所述电压承受区中形成第二部分超结结构。
由形成于所述N型外延层中的交替排列的第二P型柱22b和第二N型柱23b组成的第三部分超结结构，所述第三部分超级结构沿着所述第一P型柱22a的宽度方向从所述电流流动区的外侧延伸到所述电压承受区中；所述第二P型柱22b和所述第二N型柱23b都呈长条形且互相平行，且所述第二P型柱22b和所述第一P型柱22a平行。
所述第二部分超结结构和所述第三部分超结结构一起组成环绕在所述电流流动区的外周的所述终端保护结构的超级结构，使所述终端保护结构的超级结构的P型柱和N型柱都为不带转折的长条形，从而提高所述超结器件的漏电特性。
在所述过渡区中形成有场板24和P型环25，所述场板24呈环形结构并环绕在所述电流流动区的外周；所述P型环25形成于所述N型外延层中，所述P型环25呈环形结构并环绕在所述电流流动区的外周。
在所述电压承受区的最外端的所述N型外延层中形成有截止环21，所述截止环21呈环形结构并环绕在所述终端保护结构的超级结构的外周。
如图4所示，是本发明实施例一超结器件的剖面图，图4是沿着图2的EF线的剖面图，超结器件以平面栅超结N型MOSFET器件为例，位于1区中的器件元胞结构为：
在N型重掺杂的硅衬底1上形成有N型外延层，在N型外延层中形成有第一N型柱3a和第一P型柱4a，第一N型柱3a即为图2中俯视图上的第一N型柱23a，第一P型柱4a即为图2中的第一P型柱22a。
在第一P型柱4a的顶部形成有P阱7，在P阱7中形成有N+区组成的源区8和由P+区组成的P阱引出区9，在P阱7的表面形成有栅介质层如栅氧化层5和多晶硅栅6。
还包括：层间膜10，接触孔11，正面金属层12，正面金属层12图形化后分别引出源极和栅极。在硅衬底1的背面形成有背面金属层13，背面金属层13引出漏极。
由于硅衬底1为重掺杂，N型外延层为轻掺杂，在二者交界处形成有浓度过渡的区域。
图4中E1E2界面为减薄后的硅衬底1的底部表面，界面D1D2为硅衬底1的顶部表面，界面C1C2为超结结构的底部界面，界面M1M2为N型外延层的顶部表面。界面E1E2和界面D1D2之间的厚度为T00，界面E1E2和界面M1M2之间的厚度为T10，界面C1C2和界面M1M2之间的厚度为T20，界面D1D2和界面C1C2之间的厚度为T30。
如图4所述，本发明实施例一的2区和3区的结构为：
在N型外延层中形成有交替排列的第二P型柱4b和第二N型柱3b，第二N型柱3b即为图2中俯视图上的N型柱23b，P型柱4b即为图2中的P型柱22b。N型柱3ab表示一个过渡N型柱，用于使第二P型柱4b和第二N型柱3b的交替排列结构和第一P型柱22a和第一N型柱23a的交替排列结构之间电荷平衡实现良好的过渡。
在所述终端保护结构区域的所述N型外延层上形成有终端介质膜31，所述终端介质膜31具有一台阶结构，所述台阶结构的侧面倾斜且位于所述过渡区中，从所述过渡区到所述电压承受区方向上所述台阶结构的厚度逐渐增加。
所述过渡区的场板24覆盖所述台阶结构并延伸到所述电压承受区的所述终端介质膜31上，所述过渡区的场板24在覆盖所述台阶结构位置处具有倾斜侧面。所述过渡区的场板24为多晶硅场板，金属场板，多晶硅场板和金属场板的组合结构。本发明实施例一中，所述过渡区的场板24为多晶硅场板和金属场板的组合结构中，多晶硅场板即图4和多晶硅栅6同时形成的由多晶硅6组成的多晶硅场板32，所述多晶硅场板32在覆盖所述台阶结构位置处具有倾斜侧面，所述多晶硅场板32还覆盖2区的栅氧化层5的表面上；在具有侧面倾斜的多晶硅场板32的顶部形成有金属场板33，该金属场板33和所述侧面倾斜的多晶硅场板32之间通过接触孔连接，接触孔穿过了层间膜35，该金属场板33能做为多晶硅栅电极的BUS线即总线；在其他实施例中金属场板33和所述侧面倾斜的多晶硅场板32之间也能不连接。本发明实施例一的侧面倾斜的台阶结构和场板，能够改善器件过渡区和电压承受区的电场强度的分布，提高器件的可靠性。
本发明实施例一中，所述终端介质膜31的组成材料为热氧化膜，能减小器件中的可动离子，改善器件的一致性和可靠性。
2区中的P阱区组成P型环即图2中所对应的所述P型环25。
3区中，第二P型柱4b和第二N型柱3b的交替排列的外侧的N型外延层中形成有截止环即对应于图2中的截止环21，所述截止环21由形成于所述N型外延层的N+区34、该N+区34上的介质膜35和该介质膜35上的保护环36组成，所述保护环36通过接触孔和底部的N+区34接触，保护环36为一金属保护环。在其他实施例中，保护环36也能为多晶硅保护环；在其他实施例中也能不采用保护环36，截止环21直接由形成于所述N型外延层的N+区34和该N+区34上的介质膜35组成。较佳为，所述截止环21的N+区的掺杂浓度大于1e16cm-3。
以一个600伏的超结MOSFET，本发明实施例一能采用下面的参数实现：
所述硅衬底1的电阻率为0.001Ohm·cm～0.003Ohm·cm；
所述N型外延层的电阻率为1Ohm·cm～5ohm·cm，厚度50微米～60微米；
P型柱即所述第一P型柱4a或所述第二P型柱4b的宽度3微米～5微米，深度35微米～45微米；
P型体区(body)即P阱7的浓度为1e17cm-3～6e17cm-3；
所述栅氧化层5的厚度为500埃～1500埃；
所述多晶硅栅6的厚度为4000埃～6000埃；
所述热氧化膜31即终端介质膜31的厚度为6000埃～15000埃；
所述层间膜10的厚度为6000埃～12000埃；
正面金属层12的厚度为20000埃～60000埃；
1区、2区和3区中的P型柱的宽度能够相同或不同、同样N型柱的宽度能够相同或不同，能够保持交替排列的P型柱和N型柱的电荷基本平衡就能满足要求。
本发明实施例二超结器件：
本发明实施例二超结器件在本发明实施例一的基础上做了进一步的改进，本发明实施例二超结器件和本发明实施例一的区别之处为：
如图3所示，本发明实施例二超结器件的所述终端保护结构的超级结构还包括一条呈环状结构的第三P型柱22c，所述第三P型柱22c环绕在所述第二部分超结结构和所述第三部分超结结构的外周。环形P柱22c能保证电荷承受区最外周的P型柱的电场强度的分布的一致性，从而能改善器件的可靠性。沿着图3的EF处的剖面结构和图4相同，其中终端保护结构的最外侧的P型柱4b对应于第三P型柱22c。
本发明实施例三超结器件：
本发明实施例三超结器件在本发明实施例一的基础上做了进一步的改进，本发明实施例三超结器件和本发明实施例一的区别之处为：
如图5所示，所述截止环21还包括一多晶硅场板环37，所述多晶硅场板环37和所述保护环36通过接触孔接触或者所述多晶硅场板环和所述保护环不连接。多晶硅场板环37将整个截止环之上的膜层厚度增加了，进一步提高了器件截止环上保护环的保护作用，如减小器件在划片过程中带来的颗粒的影响。
本发明实施例四超结器件：
本发明实施例四超结器件在本发明实施例一的基础上做了进一步的改进，本发明实施例四超结器件和本发明实施例一的区别之处为：
如图6所示，所述截止环21中还包括一P+区9，该P+区形成于所述保护环36和底部的N+区34接触的所述接触孔底部，且P+区9是在接触孔形成后通过在N+区34中进行P+注入形成的。所述P+区9的掺杂浓度大于1e16cm-3。接触孔覆盖在P+区9和部分N+区34。该处的所述P+区9和1区中的P阱引出区9能够在接触孔工艺之后同时实现，减少了制作成本。
本发明实施例五超结器件：
本发明实施例五超结器件在本发明实施例一的基础上做了进一步的改进，本发明实施例五超结器件和本发明实施例一的区别之处为：
如图7所示，沿着所述第一P型柱22a的宽度方向上，所述终端保护结构的超级结构的最外侧的P型柱的宽度小于所述终端保护结构的超级结构的其它P型柱以及所述第一部分超结结构的P型柱的宽度，同时所述终端保护结构的超级结构的最外侧的P型柱的深度小于所述终端保护结构的超级结构的其它P型柱以及所述第一部分超结结构的P型柱的深度。
本发明实施例六超结器件：
本发明实施例六超结器件在本发明实施例一的基础上做了进一步的改进，本发明实施例六超结器件和本发明实施例一的区别之处为：
如图8所示，沿着所述第一P型柱22a的宽度方向上，所述终端保护结构的超级结构的最外侧的P型柱即P型柱4c的宽度小于所述终端保护结构的超级结构的其它P型柱以及所述第一部分超结结构的P型柱即P型柱4a和4b的宽度，同时所述终端保护结构的超级结构的最外侧的P型柱即P型柱4c的深度小于所述终端保护结构的超级结构的其它P型柱以及所述第一部分超结结构的P型柱即P型柱4a和4b的深度。
本发明实施例七超结器件：
本发明实施例七超结器件在本发明实施例一的基础上做了进一步的改进，本发明实施例七超结器件和本发明实施例一的区别之处为：
如图9所示，沿着所述第一P型柱22a的宽度方向上，所述终端保护结构的超级结构的位于所述电压承受区的P型柱即P型柱4d的宽度小于所述终端保护结构的超级结构的位于所述过渡区的P型柱以及所述第一部分超结结构的P型柱即P型柱4a和4b的宽度，同时所述终端保护结构的超级结构的位于所述电压承受区的P型柱即P型柱4d的深度小于所述终端保护结构的超级结构的位于所述过渡区的P型柱以及所述第一部分超结结构的P型柱即P型柱4a和4b的深度。这样器件在由正向偏置到反向偏置过程中，终端区域的耗尽区的形成过程不同于电荷流动区的耗尽区的形成过程，改善器件的Cds与Vds的变化曲线的非线性，改善器件在应用中个电磁干扰，从而使器件更易于应用。
本发明实施例八超结器件：
本发明实施例八超结器件在本发明实施例一的基础上做了进一步的改进，本发明实施例八超结器件和本发明实施例一的区别之处为：
如图10所示，所述截止环21由形成于所述N型外延层的P+区9、该P+区9上的介质膜35和该介质膜35上的保护环36组成，所述保护环36通过接触孔和底部的P+区9接触，保护环36为一金属保护环。在其他实施例中，保护环36也能为多晶硅保护环；在其他实施例中也能不采用保护环36，截止环21直接由形成于所述N型外延层的P+区9和该P+区9上的介质膜35组成。较佳为，所述截止环21的P+区9的掺杂浓度大于1e16cm-3。该处的所述P+区9和1区中的P阱引出区9能够在接触孔工艺之后同时注入形成，不需要额外的光刻工艺，减少了制作成本。
本发明实施例九超结器件：
本发明实施例九超结器件在本发明实施例一的基础上做了进一步的改进，本发明实施例九超结器件和本发明实施例一的区别之处为：
如图11所示，所述截止环21直接由所述N型外延层、介质膜35和该介质膜35上的保护环36组成，所述保护环36通过接触孔和底部的所述N型外延层接触，保护环36为一金属保护环。在其他实施例中，保护环36也能为多晶硅保护环；在其他实施例中也能不采用保护环36，截止环21直接由所述N型外延层和介质膜35组成。由于截止环21中没有N+或P+的注入，这样使该区域没有额外的离子注入，简化了工艺过程，在进一步的减少光刻次数的工艺中具有优势。
当然还可以对上述各种技术方案进行各种组合得到本发明的新的实施例，如将本发明实施例三至九的俯视图都采用图3所示结构，则能得到对应的实施例结构；将所述截止环21的组合、2区中的场板、3区中的P型柱的宽度和深度做相应的调节能得到对应的其它实施例结构，这里不再一一列举。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (14)
1.一种超结器件的终端保护结构，超结器件的中间区域为电荷流动区，终端保护结构环绕于所述电荷流动区的外周，所述终端保护结构包括过渡区和电压承受区，所述过渡区位于所述电荷流动区和所述电压承受区之间；其特征在于：
所述电荷流动区包含由形成于N型外延层中的交替排列的第一P型柱和第一N型柱组成的第一部分超结结构；
在俯视面上，所述第一P型柱和所述第一N型柱都呈长条形且互相平行，各所述第一P型柱和所述第一N型柱都沿着长度方向延伸到所述电荷流动区的外侧的所述电压承受区中形成第二部分超结结构；
由形成于所述N型外延层中的交替排列的第二P型柱和第二N型柱组成的第三部分超结结构，所述第三部分超结结构沿着所述第一P型柱的宽度方向从所述电荷流动区的外侧延伸到所述电压承受区中；所述第二P型柱和所述第二N型柱都呈长条形且互相平行，且所述第二P型柱和所述第一P型柱平行；
所述第二部分超结结构和所述第三部分超结结构一起组成环绕在所述电荷流动区的外周的所述终端保护结构的超结结构，使所述终端保护结构的超结结构的所述第二部分超结结构和所述第三部分超结结构的P型柱和N型柱都为不带转折的长条形，从而提高所述超结器件的漏电特性；
在所述过渡区中形成有场板和P型环，所述场板呈环形结构并环绕在所述电荷流动区的外周；所述P型环形成于所述N型外延层中，所述P型环呈环形结构并环绕在所述电荷流动区的外周；
在所述电压承受区的最外端的所述N型外延层中形成有截止环，所述截止环呈环形结构并环绕在所述终端保护结构的超结结构的外周；
在所述终端保护结构的超结结构还包括一条呈环状结构的第三P型柱，所述第三P型柱环绕在所述第二部分超结结构和所述第三部分超结结构的外周。
2.如权利要求1所述的超结器件的终端保护结构，其特征在于：在所述终端保护结构区域的所述N型外延层上形成有终端介质膜，所述终端介质膜具有一台阶结构，所述台阶结构的侧面倾斜且位于所述过渡区中，从所述过渡区到所述电压承受区方向上所述台阶结构的厚度逐渐增加；
所述过渡区的场板覆盖所述台阶结构并延伸到所述电压承受区的所述终端介质膜上，所述过渡区的场板在覆盖所述台阶结构位置处具有倾斜侧面。
3.如权利要求2所述的超结器件的终端保护结构，其特征在于：所述过渡区的场板为多晶硅场板，金属场板，多晶硅场板和金属场板的组合结构。
4.如权利要求3所述的超结器件的终端保护结构，其特征在于：所述过渡区的场板为多晶硅场板和金属场板的组合结构中，所述多晶硅场板在覆盖所述台阶结构位置处具有倾斜侧面；
在具有侧面倾斜的多晶硅场板的顶部形成有金属场板，该金属场板和所述侧面倾斜的多晶硅场板之间不连接或者通过接触孔连接。
5.如权利要求2所述的超结器件的终端保护结构，其特征在于：所述终端介质膜的组成材料为热氧化膜。
6.如权利要求1所述的超结器件的终端保护结构，其特征在于：所述截止环由形成于所述N型外延层的N+区和该N+区上的介质膜组成；
或者，所述截止环由形成于所述N型外延层的N+区、该N+区上的介质膜以及该介质膜上的保护环组成，所述保护环通过接触孔和底部的N+区接触，所述保护环为多晶硅保护环或金属保护环；
或者，所述截止环由形成于所述N型外延层的N+区、该N+区上的介质膜、该介质膜上的保护环和多晶硅场板环组成，所述保护环通过接触孔和底部的N+区接触，所述保护环为多晶硅保护环或金属保护环；所述多晶硅场板环和所述保护环通过接触孔接触或者所述多晶硅场板环和所述保护环不连接。
7.如权利要求6所述的超结器件的终端保护结构，其特征在于：在所述保护环和底部的N+区接触的所述接触孔底部形成有P+区。
8.如权利要求6或7所述的超结器件的终端保护结构，其特征在于：所述截止环的N+区的掺杂浓度大于1e16cm-3。
9.如权利要求7所述的超结器件的终端保护结构，其特征在于：在所述保护环底部的所述接触孔底部的P+区的掺杂浓度大于1e16cm-3。
10.如权利要求1所述的超结器件的终端保护结构，其特征在于：所述截止环由所述截止环区域的所述N型外延层和该N型外延层上的介质膜组成；
或者，所述截止环由所述截止环区域的所述N型外延层、该N型外延层上的介质膜以及该介质膜上的保护环组成，所述保护环为多晶硅保护环或金属保护环；
或者，所述截止环由所述截止环区域的所述N型外延层、该N型外延层上的介质膜、该介质膜上的保护环和多晶硅场板环组成，所述保护环为多晶硅保护环或金属保护环；所述多晶硅场板环和所述保护环通过接触孔接触或者所述多晶硅场板环和所述保护环不连接。
11.如权利要求1所述的超结器件的终端保护结构，其特征在于：所述截止环由形成于所述N型外延层的P+区和该P+区上的介质膜组成；
或者，所述截止环由形成于所述N型外延层的P+区、该P+区上的介质膜以及该介质膜上的保护环组成，所述保护环通过接触孔和底部的P+区接触，所述保护环为多晶硅保护环或金属保护环；
或者，所述截止环由形成于所述N型外延层的P+区、该P+区上的介质膜、该介质膜上的保护环和多晶硅场板环组成，所述保护环通过接触孔和底部的P+区接触，所述保护环为多晶硅保护环或金属保护环；所述多晶硅场板环和所述保护环通过接触孔接触或者所述多晶硅场板环和所述保护环不连接。
12.如权利要求11所述的超结器件的终端保护结构，其特征在于：所述截止环的P+区的掺杂浓度大于1e16cm-3。
13.如权利要求1所述的超结器件的终端保护结构，其特征在于：沿着所述第一P型柱的宽度方向上，所述终端保护结构的超结结构的最外侧的P型柱的宽度小于所述终端保护结构的超结结构的其它P型柱以及所述第一部分超结结构的P型柱的宽度，同时所述终端保护结构的超结结构的最外侧的P型柱的深度小于所述终端保护结构的超结结构的其它P型柱以及所述第一部分超结结构的P型柱的深度。
14.如权利要求1所述的超结器件的终端保护结构，其特征在于：沿着所述第一P型柱的宽度方向上，所述终端保护结构的超结结构的位于所述电压承受区的P型柱的宽度小于所述终端保护结构的超结结构的位于所述过渡区的P型柱以及所述第一部分超结结构的P型柱的宽度，同时所述终端保护结构的超结结构的位于所述电压承受区的P型柱的深度小于所述终端保护结构的超结结构的位于所述过渡区的P型柱以及所述第一部分超结结构的P型柱的深度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510786183.9A CN105448961B (zh) | 2015-11-17 | 2015-11-17 | 超结器件的终端保护结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510786183.9A CN105448961B (zh) | 2015-11-17 | 2015-11-17 | 超结器件的终端保护结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105448961A CN105448961A (zh) | 2016-03-30 |
| CN105448961B true CN105448961B (zh) | 2019-05-21 |
Family
ID=55558961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510786183.9A Active CN105448961B (zh) | 2015-11-17 | 2015-11-17 | 超结器件的终端保护结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105448961B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN109148555B (zh) * | 2017-06-27 | 2021-08-31 | 深圳尚阳通科技有限公司 | 超结器件及其制造方法 |
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| CN109148557B (zh) * | 2017-06-27 | 2021-06-11 | 深圳尚阳通科技有限公司 | 超结器件及其制造方法 |
| CN109148558B (zh) * | 2017-06-27 | 2021-08-10 | 深圳尚阳通科技有限公司 | 超结器件及其制造方法 |
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Also Published As
| Publication number | Publication date |
|---|---|
| CN105448961A (zh) | 2016-03-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
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Address after: 518057 unit 601-602, building B, tefa information port, No.2 Kefeng Road, high tech Zone, Nanshan District, Shenzhen City, Guangdong Province Patentee after: Shenzhen Shangyangtong Technology Co.,Ltd. Address before: 518057 unit 601-602, building B, tefa information port, No.2 Kefeng Road, high tech Zone, Nanshan District, Shenzhen City, Guangdong Province Patentee before: SHENZHEN SANRISE-TECH Co.,Ltd. |
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