CN105406984A - 一种实现主备倒换背板时钟的***及方法 - Google Patents

一种实现主备倒换背板时钟的***及方法 Download PDF

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CN105406984A CN201510695270.3A CN201510695270A CN105406984A CN 105406984 A CN105406984 A CN 105406984A CN 201510695270 A CN201510695270 A CN 201510695270A CN 105406984 A CN105406984 A CN 105406984A
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Abstract

本发明涉及电子通信技术领域，尤其涉及一种实现主备倒换背板时钟的***，用于窄带接入局端设备，包括设置于背板上的第一主控卡和第二主控卡，可切换地择其中之一输出时钟信号至背板；以当前输出时钟信号至背板的主控卡作为主用主控卡，另一主控卡作为备用主控卡；主用主控卡于产生一使能控制信号以关闭输出时钟信号至背板之前的第一设定时间时产生一第一控制信号，第一控制信号经过一传输延迟时间后至另一主控卡，另一主控卡于第二处理时间的处理过程后产生一另一使能控制信号以控制主控卡输出时钟信号至背板，以上技术方案运用主备倒换提前通知的模式，实现了主备倒换时背板时钟的无缝衔接。

Description

一种实现主备倒换背板时钟的***及方法
技术领域
本发明涉及电子通信技术领域，尤其涉及一种实现主备倒换背板时钟的***及方法。
背景技术
在窄带接入局端设备中，如图1所示，通常设置两块主控卡，分别为主控卡A和主控卡B，和多块线卡2，两块主控卡实现冗余备份，多块线卡实现业务传输。主控卡A或主控卡B通过背板1将时钟送给线卡2，时钟信号由主用主控卡输出时，从主控卡不输出时钟信号。主控卡A和主控卡B的主从关系倒换时，原来的主用主控卡变为从主控卡，关闭到背板的时钟输出，原来的从主控卡则变为主用主控卡，开启时钟输出。
主备倒换是窄带接入局端设备中的一个基本要求，窄带***对时钟要求严格，然而上述的主备倒换时输出至背板的时钟信号存在缺口，倒换时刻时钟信号不完整会导致业务误码甚至中断，影响***的运行。
发明内容
针对现有技术存在的上述技术问题，提供一种实现主备倒换背板时钟的***窄带接入局端设备及方法，以解决现有的主备倒换时存在时钟缺口，导致误码甚至中断的问题。
具体技术方案如下：
一种实现主备倒换背板时钟的***，其中，用于窄带接入局端设备，包括设置于一背板(1a)上的一第一主控卡(11)和一第二主控卡(12)，所述第一主控卡(11)或所述第二主控卡(12)可切换地择其中之一输出时钟信号(CLK_TO_LINE_CARDS)至所述背板(1a)；以当前输出所述时钟信号(CLK_TO_LINE_CARDS)至所述背板(1a)的主控卡作为主用主控卡，另一主控卡作为备用主控卡；
所述主用主控卡于产生一使能控制信号以关闭输出所述时钟信号(CLK_TO_LINE_CARDS)至所述背板(1a)之前的第一设定时间(T3)时产生一第一控制信号所述第一控制信号经过一传输延迟时间(T1)后至另一主控卡，另一所述主控卡于一第二处理时间(T2)的处理过程后产生一另一使能控制信号以控制所述主控卡输出时钟信号至所述背板(1a)，所述第一设定时间(T3)等于所述传输延迟时间(T1)加上所述第二处理时间(T2)，实现所述主用主控卡在所述第一主控卡(11)和所述第二主控卡(12)之间切换。
上述的实现主备倒换背板时钟的***，所述第一主控卡(11)包括，
第一可编程逻辑器件(U5)，设有：
第一使能控制信号端用以产生一第一使能控制信号；
第一控制信号端用于产生所述第一控制信号
所述第二主控卡(12)包括，
第二可编程逻辑器件(U6)，设有：
第二控制信号接收端与所述第一控制信号端之间经过一传输线路连接，所述传输线路用于产生所述传输延迟时间(T1)；
第二使能控制信号端于所述第二处理时间(T2)的处理过程后产生一第二使能控制信号以控制所述第二主控卡(12)输出时钟信号至所述背板(1a)。
上述的实现主备倒换背板时钟的***，所述第一主控卡(11)还包括，
第一同步时钟芯片(U13)，包括，一第一参考时钟输入端(U13_REF_CLK1)，连接所述背板上的外部参考时钟(CLK_Source)；一第二参考时钟输入端(U13_REF_CLK2)，连接另一主控卡提供的时钟信号；于一参考选择信号(U13_REF_SEL)的作用下选择其中之一作为参考时钟源；还包括一第一时钟输出端(U13_CLK2M)、一第二时钟输出端(U13_CLK8M)和一第三时钟输出端(U13_CLK16M)，所述第一时钟输出端(U13_CLK2M)、所述第二时钟输出端(U13_CLK8M)、所述第三时钟输出端(U13_CLK16M)同步于所选择的参考时钟源以输出不同分频倍数的时钟信号，所述第三时钟输出端(U13_CLK16M)与所述第一可编程逻辑器件(U5)的时钟输入端连接，提供所述第一可编程逻辑器件(U5)的时钟周期。
上述的实现主备倒换背板时钟的***，所述第一主控卡(11)还包括，
第一线路驱动器(U14)，于所述第一使能控制信号的作用下导通或关闭以控制所述第一时钟输出端(U13_CLK2M)的信号输出作为所述时钟信号(CLK_TO_LINE_CARDS)；
第一处理器(U11)，所述第一处理器(U11)通过串行总线接口(U11_SCL、U11_SDA)与所述第一可编程逻辑器件(U5)连接；所述第一处理器(U11)还通过通用输入输出接口(U11_GPIO)与所述第一同步时钟芯片(U13)连接，以提供所述参考选择信号(U13_REF_SEL)。
上述的实现主备倒换背板时钟的***，所述第一可编程逻辑器件(U5)还包括第一脉冲发送信号端(U5_PULSE_TO_PEER)、第一脉冲接收信号端(U5_PULSE_FROM_PEER)；所述第二可编程逻辑器件(U6)设有第二脉冲接收信号端(U6_PULSE_FROM_PEER)、第二脉冲发送信号端(U6_PULSE_TO_PEER)；
所述第一脉冲发送信号端(U5_PULSE_TO_PEER)与所述第二脉冲接收信号端(U6_PULSE_FROM_PEER)经过一第一传输路径连接，所述第一脉冲接收信号端(U5_PULSE_FROM_PEER)与所述第二脉冲发送信号端(U6_PULSE_TO_PEER)通过一第二传输路径连接，所述第一传输路径与所述传输线路产生的相同的传输延迟时间，及所述第二传输路径与所述传输线路产生的相同的传输延迟时间。
上述的实现主备倒换背板时钟的***，所述第二主控卡(12)还包括，
第二同步时钟芯片(U23)，包括，一第三参考时钟输入端(U23_REF_CLK1)，连接所述背板(1a)上的外部参考时钟(CLK_Source)；一第四参考时钟输入端(U23_REF_CLK2)，连接所述第一同步时钟芯片(U13)的第二时钟输出端(U13_CLK8M)；于一第二参考选择信号(U23_REF_SEL)的作用下选择其中之一作为参考时钟源；还包括一第四时钟输出端(U23_CLK2M)、一第五时钟输出端(U23_CLK8M)和一第六时钟输出端(U23_CLK16M)，所述第四时钟输出端(U23_CLK2M)、一第五时钟输出端(U23_CLK8M)和一第六时钟输出端(U23_CLK16M)同步于所选择的参考时钟源以输出经不同分频倍数的时钟信号，所述第六时钟输出端(U23_CLK16M)与所述第二可编程逻辑器件(U6)的时钟输入端连接，提供所述第二可编程逻辑器件(U6)的时钟周期。
上述的实现主备倒换背板时钟的***，所述第二主控卡(12)还包括，
第二线路驱动器(U24)，于所述第二使能控制信号的作用下导通或关闭以控制所述第三时钟输出端(U23_CLK2M)的信号输出作为所述时钟信号(CLK_TO_LINE_CARDS)；
第二处理器(U21)，所述第二处理器(U21)通过串行总线接口(U21_SCL、U21_SDA)与所述第二可编程逻辑器件(U6)连接；所述第二处理器(U21)还通过通用输入输出接口(U21_GPIO)与所述第二同步时钟芯片(U23)连接，以提供所述第二参考选择信号(U23_REF_SEL)。
上述的实现主备倒换背板时钟的***，所述第二处理时间(T2)为所述第一可编程逻辑器件(U5)的时钟周期，
或，
所述第二处理时间(T2)为所述第二可编程逻辑器件(U6)的时钟周期。
还提供，一种带有自动时延补偿的主备倒换背板时钟无缝衔接的方法，用于上述的带有自动时延补偿的主备倒换背板时钟无缝衔接的***，包括以下步骤：
步骤1，所述第一主控卡(11)于产生一第一使能控制信号以关闭输出所述时钟信号(CLK_TO_LINE_CARDS)至所述背板(1a)之前的第一设定时间(T3)时产生一第一控制信号
步骤2，所述第一控制信号经过一传输延迟时间(T1)后至所述第二主控卡(12)；
步骤3，所述第二主控卡(12)于一第二处理时间(T2)的处理过程后产生一第二使能控制信号以控制所述第二主控卡(12)输出时钟信号至所述背板(1a)，所述第一设定时间(T3)等于所述传输延迟时间(T1)加上所述第二处理时间(T2)，实现所述第一主控卡(11)和所述第二主控卡(12)之间可切换地输出时钟信号至所述背板(1a)。
上述的一种带有自动时延补偿的主备倒换背板时钟无缝衔接的方法，于所述步骤1之前，还包括获得所述第一设定时间(T3)的步骤：
步骤01，所述第一主控卡(11)输出一脉冲信号，所述脉冲信号经过一第一传输路径后进入所述第二主控卡(12)；
步骤02，所述第二主控卡(12)环回输出接收的脉冲信号并经过一第二传输路径至所述第一主控卡(11)；
步骤03，获取所述脉冲信号经过所述第一传输路径和所述第二传输路径之后的延迟时间，以所述延迟时间的二分之一作为所述传输延迟时间(T1)；
步骤04，所述传输延迟时间(T1)加上所述第二处理时间(T2)获得所述第一设定时间(T3)。
有益效果：以上技术方案运用主备倒换提前通知的模式，实现了主备倒换时背板时钟的无缝衔接，消除现有技术的时钟缺口，窄带***业务不会因为倒换时的时钟不完整导致误码甚至中断。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1为现有技术的***电路结构图；
图2为本发明的带有自动时延补偿的主备倒换背板时钟无缝衔接的***电路结构图；
图3为本发明的带有自动时延补偿的主备倒换背板时钟无缝衔接的方法测量延时的时序图；
图4为本发明的带有自动时延补偿的主备倒换背板时钟无缝衔接的方法的流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
图1所示的窄带接入局端设备中，主控卡A和主控卡B是相同的主控卡，分别插在***的不同槽位，主控卡A上还包括***CPUU11，可编程逻辑器件(ComplexProgrammableLogicDevice，CPLD)U12，T1/E1/SDH三级钟同步时钟芯片U13，带有使能控制的线路驱动器U14。主控卡B与主控卡A具有相同的物理拓扑结构，包括***CPUU21，可编程逻辑器件(CPLD)U22，T1/E1/SDH三级钟同步时钟芯片U23及带有使能控制的线路驱动器U24。主控卡A将可编程逻辑器件U12上/MSTR端的信号送给主控卡B的可编程逻辑器件U22上的端，作为主备倒换的通知信号，/MSTR端的信号同时还作为线路驱动器U14的使能控制信号，当/MSTR端的信号为低时，主控卡A为主用主控卡，时钟端CLK2M输出信号至线卡2，当倒换发生时，/MSTR端的信号从低变高，线路驱动器U14不输出主控卡A的时钟，并通知到主控卡B，主控卡B作为从主控卡，从主控卡据此将可编程逻辑器件U22的/MSTR由高变低，线路驱动器U24于低电平的使能控制信号作用下输出同步时钟芯片U23的时钟端CLK2M信号至背板1。这期间由于主用主控卡的/MSTR端的信号经过背板1到从主控卡的端的信号，有一定延时，同时，原来的主用主控卡先关闭到背板的时钟，倒换后的主用主控卡后开启到背板的时钟，导致到背板的时钟在倒换时，短时间内无驱动输出，有一个缺口，时钟信号不完整。
参照图2，本发明提供一种实现主备倒换背板时钟的***，用于窄带接入局端设备，包括设置于一背板1a上的一第一主控卡11和一第二主控卡12，第一主控卡11或第二主控卡12可切换地择其中之一输出时钟信号CLK_TO_LINE_CARDS至背板1a；以当前输出时钟信号CLK_TO_LINE_CARDS至背板1a的主控卡作为主用主控卡，另一主控卡作为备用主控卡；
主用主控卡于产生一使能控制信号以关闭输出时钟信号CLK_TO_LINE_CARDS至背板1a之前的第一设定时间T3时产生一第一控制信号第一控制信号经过一传输延迟时间T1后至另一主控卡，另一主控卡于一第二处理时间T2的处理过程后产生一另一使能控制信号以控制主控卡输出时钟信号至背板1a，第一设定时间T3等于传输延迟时间T1加上第二处理时间T2，实现主用主控卡在第一主控卡11和第二主控卡12之间切换。
第一主控卡11和一第二主控卡12是相同结构的主控卡，分别插在***背板1a的不同槽位。通过增加一个第一控制信号其相比使能控制信号提早第一设定时间T3，第一控制信号负责通知对端从主控板，经过印制电路板的传输延迟时间T1，从主控板提早第二处理时间T2开始处理倒换，在第一设定时间T3，主用主控板开始倒换，停止背板1a时钟输出，同时，从主控板也开始使能背板时钟，从而实现主备倒换是背板时钟的无缝衔接。
于一种优选的实施例中，第一主控卡11包括，
第一可编程逻辑器件U5，设有：
第一使能控制信号端用以产生一第一使能控制信号；
第一控制信号端用于产生第一控制信号
第二主控卡12包括，
第二可编程逻辑器件U6，设有：
第二控制信号接收端与第一控制信号端之间经过一传输线路连接，传输线路用于产生传输延迟时间T1；
第二使能控制信号端于第二处理时间T2的处理过程后产生一第二使能控制信号以控制第二主控卡12输出时钟信号至背板1a。
于一种优选的实施例中，第一主控卡11还包括，
第一同步时钟芯片U13，包括，一第一参考时钟输入端U13_REF_CLK1，连接背板上的外部参考时钟CLK_Source；一第二参考时钟输入端U13_REF_CLK2，连接另一主控卡提供的时钟信号；于一参考选择信号U13_REF_SEL的作用下选择其中之一作为参考时钟源；还包括一第一时钟输出端U13_CLK2M、一第二时钟输出端U13_CLK8M和一第三时钟输出端U13_CLK16M，第一时钟输出端U13_CLK2M、第二时钟输出端U13_CLK8M、第三时钟输出端U13_CLK16M同步于所选择的参考时钟源以输出不同分频倍数的时钟信号，第三时钟输出端U13_CLK16M与第一可编程逻辑器件U5的时钟输入端连接，提供第一可编程逻辑器件U5的时钟周期。
第一同步时钟芯片U13负责***的时钟同步功能，第一同步时钟芯片U13的第一参考时钟输入端U13_REF_CLK1和背板1a的外部参考时钟CLK_Source相连,第二参考时钟输入端U13_REF_CLK2和来自对端的主控卡的时钟信号如U23_CLK8M相连。三个时钟输出端同步于所选择的输入参考源。第一时钟输出端U13_CLK2M的输出信号作为***的工作时钟可控制地输出作为时钟信号CLK_TO_LINE_CARDS通过背板至各线卡上，第二时钟输出端U13_CLK8的输出信号作为两个主控卡的同步时钟，第三时钟输出端U13_CLK16M则作为第一可编程逻辑器件U5的工作时钟。
上述的实现主备倒换背板时钟的***，于一种优选的实施例中，第一主控卡11还包括，
带使能控制的第一线路驱动器U14，于第一使能控制信号的作用下导通或关闭以控制第一时钟输出端U13_CLK2M的信号输出作为时钟信号CLK_TO_LINE_CARDS；
第一处理器U11，第一处理器U11通过I2C总线的串行总线接口U11_SCL、U11_SDA与第一可编程逻辑器件U5连接；第一处理器U11还通过通用输入输出接口U11_GPIO与第一同步时钟芯片U13连接，以提供参考选择信号U13_REF_SEL。
第一同步时钟芯片U13通过第一处理器U11的通用输入输出接口U11_GPIO输出不同的电平来决定参考时钟源是第一参考时钟输入端U13_REF_CLK1还是第二参考时钟输入端U13_REF_CLK2,一种具体实施例中，当通用输入输出接口U11_GPIO输出低电平时,第一同步时钟芯片U13的参考时钟源为第一参考时钟输入端U13_REF_CLK1的输入信号,当通用输入输出接口U11_GPIO输出高电平时,第一同步时钟芯片U13的参考时钟源。
上述的实现主备倒换背板时钟的***，第一可编程逻辑器件U5还包括第一脉冲发送信号端U5_PULSE_TO_PEER、第一脉冲接收信号端U5_PULSE_FROM_PEER；第二可编程逻辑器件U6设有第二脉冲接收信号端U6_PULSE_FROM_PEER、第二脉冲发送信号端U6_PULSE_TO_PEER；
第一脉冲发送信号端U5_PULSE_TO_PEER与第二脉冲接收信号端U6_PULSE_FROM_PEER经过一第一传输路径连接，第一脉冲接收信号端U5_PULSE_FROM_PEER与第二脉冲发送信号端U6_PULSE_TO_PEER通过一第二传输路径连接，第一传输路径与传输线路产生的相同的传输延迟时间，及第二传输路径与传输线路产生的相同的传输延迟时间。
通过第一可编程逻辑器件U5增加了一组信号：第一脉冲发送信号端U5_PULSE_TO_PEER和第一脉冲接收信号端U5_PULSE_FROM_PEER，以提供印制电路板的延时测试通道。第一可编程逻辑器件U5输出一个工作时钟周期的高脉冲信号PULSE_TO_PEER，连接到第二可编程逻辑器件U6的第二脉冲接收信号端U6_PULSE_FROM_PEER，第二可编程逻辑器件U6将此信号环回输出到本板的第二脉冲发送信号端U6_PULSE_TO_PEER，此管脚再连到第一可编程逻辑器件U5的第一脉冲接收信号端U5_PULSE_FROM_PEER，在第一可编程逻辑器件U5中做逻辑，将第一脉冲发送信号端U5_PULSE_TO_PEER和第一脉冲接收信号端U5_PULSE_FROM_PEER的信号非相与，得到信号DELAY2MUL<＝PULSE_FROM_PEER&(～PULSE_TO_PEER),如图3所示，DELAY2MUL信号脉冲宽度T4即为PCB传输延迟时间T1的两倍。
实际应用时，可在可编程逻辑器件中对时钟周期做倍频处理，得到高频时钟，用高频时钟对DELAY2MUL的高脉冲部分计数后再两分频，即得到传输延迟时间T1的数值。
上述的实现主备倒换背板时钟的***，第二主控卡12还包括，
第二同步时钟芯片U23，包括，一第三参考时钟输入端U23_REF_CLK1，连接背板1a上的外部参考时钟CLK_Source；一第四参考时钟输入端U23_REF_CLK2，连接第一同步时钟芯片U13的第二时钟输出端U13_CLK8M；于一第二参考选择信号U23_REF_SEL的作用下选择其中之一作为参考时钟源；还包括一第四时钟输出端U23_CLK2M、一第五时钟输出端U23_CLK8M和一第六时钟输出端U23_CLK16M，第四时钟输出端U23_CLK2M、一第五时钟输出端U23_CLK8M和一第六时钟输出端U23_CLK16M同步于所选择的参考时钟源以输出经不同分频倍数的时钟信号，第六时钟输出端U23_CLK16M与第二可编程逻辑器件U6的时钟输入端连接，提供第二可编程逻辑器件U6的时钟周期。
上述的实现主备倒换背板时钟的***，第二主控卡12还包括，
带使能控制的第二线路驱动器U24，于第二使能控制信号的作用下导通或关闭以控制第三时钟输出端U23_CLK2M的信号输出作为时钟信号CLK_TO_LINE_CARDS；
第二处理器U21，第二处理器U21通过串行总线接口U21_SCL、U21_SDA与第二可编程逻辑器件U6连接；第二处理器U21还通过通用输入输出接口U21_GPIO与第二同步时钟芯片U23连接，以提供第二参考选择信号U23_REF_SEL。
选择第一参考时钟输入端U13_REF_CLK1的输入信号时，背板1a的外部参考时钟CLK_Source为整个***的外部参考时钟源，第一主控卡12通过CPU的GPIO选择和REF_CLK2作为参考源，这样从板跟踪主板时钟芯片U3的输出时钟CLK8M、就间接跟踪了***的外部参考时钟源CLK_SOURCE。
第一主控卡11和第二主控卡12输出到其它线卡的时钟在背板上线与在一起，使得第一主控卡(11)或第二主控卡(12)可切换地择其中之一输出时钟信号(CLK_TO_LINE_CARDS)至背板(1a)；即当一个主控卡的线路驱动器使能有效时，另一个主控卡的线路驱动器使能无效。
上述的实现主备倒换背板时钟的***，第二处理时间T2为第一可编程逻辑器件U5的时钟周期，
或，
第二处理时间T2为第二可编程逻辑器件U6的时钟周期。
从主控板由从板状态转换成主板状态的处理时间T2,在可编程逻辑器件的实现逻辑推算是可编程逻辑器件的一个时钟周期。
还提供，一种带有自动时延补偿的主备倒换背板时钟无缝衔接的方法，用于上述的带有自动时延补偿的主备倒换背板时钟无缝衔接的***，包括以下步骤：
步骤1，第一主控卡11于产生一第一使能控制信号以关闭输出时钟信号CLK_TO_LINE_CARDS至背板1a之前的第一设定时间T3时产生一第一控制信号
步骤2，第一控制信号经过一传输延迟时间T1后至第二主控卡12；
步骤3，第二主控卡12于一第二处理时间T2的处理过程后产生一第二使能控制信号以控制第二主控卡12输出时钟信号至背板1a，第一设定时间T3等于传输延迟时间T1加上第二处理时间T2，实现第一主控卡11和第二主控卡12之间可切换地输出时钟信号至背板1a。
上述的一种带有自动时延补偿的主备倒换背板时钟无缝衔接的方法，于步骤1之前，还包括获得第一设定时间T3的步骤：
步骤01，第一主控卡11输出一脉冲信号，脉冲信号经过一第一传输路径后进入第二主控卡12；
步骤02，第二主控卡12环回输出接收的脉冲信号并经过一第二传输路径至第一主控卡11；
步骤03，获取脉冲信号经过第一传输路径和第二传输路径之后的延迟时间，以延迟时间的二分之一作为传输延迟时间T1；
步骤04，传输延迟时间T1加上第二处理时间T2获得第一设定时间T3。
本发明运用主备倒换提前通知的模式，实现了主备倒换时背板时钟的无缝衔接，消除现有技术的时钟缺口，窄带***业务不会因为倒换时的时钟不完整导致误码甚至中断。***还利用可编程逻辑器件实现印制电路板传输延时的自动测试和处理主备倒换时延的预估，实现对总延时的自动补偿。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。

Claims (10)

1.一种实现主备倒换背板时钟的***，其特征在于，用于窄带接入局端设备，包括设置于一背板(1a)上的一第一主控卡(11)和一第二主控卡(12)，所述第一主控卡(11)或所述第二主控卡(12)可切换地择其中之一输出时钟信号(CLK_TO_LINE_CARDS)至所述背板(1a)；以当前输出所述时钟信号(CLK_TO_LINE_CARDS)至所述背板(1a)的主控卡作为主用主控卡，另一主控卡作为备用主控卡；
所述主用主控卡于产生一使能控制信号以关闭输出所述时钟信号(CLK_TO_LINE_CARDS)至所述背板(1a)之前的第一设定时间(T3)时产生一第一控制信号所述第一控制信号经过一传输延迟时间(T1)后至另一主控卡，另一所述主控卡于一第二处理时间(T2)的处理过程后产生一另一使能控制信号以控制所述主控卡输出时钟信号至所述背板(1a)，所述第一设定时间(T3)等于所述传输延迟时间(T1)加上所述第二处理时间(T2)，实现所述主用主控卡在所述第一主控卡(11)和所述第二主控卡(12)之间切换。
2.根据权利要求1所述的一种实现主备倒换背板时钟的***，其特征在于，所述第一主控卡(11)包括，
第一可编程逻辑器件(U5)，设有：
第一使能控制信号端用以产生一第一使能控制信号；
第一控制信号端用于产生
所述第一控制信号
所述第二主控卡(12)包括，
第二可编程逻辑器件(U6)，设有：
第二控制信号接收端与所述第一控制信号端之间经过一传输线路连接，所述传输线路用于产生所述传输延迟时间(T1)；
第二使能控制信号端于所述第二处理时间(T2)的处理过程后产生一第二使能控制信号以控制所述第二主控卡(12)输出时钟信号至所述背板(1a)。
3.根据权利要求2所述的一种实现主备倒换背板时钟的***，其特征在于，所述第一主控卡(11)还包括，
第一同步时钟芯片(U13)，包括，一第一参考时钟输入端(U13_REF_CLK1)，连接所述背板上的外部参考时钟(CLK_Source)；一第二参考时钟输入端(U13_REF_CLK2)，连接另一主控卡提供的时钟信号；于一参考选择信号(U13_REF_SEL)的作用下选择其中之一作为参考时钟源；还包括一第一时钟输出端(U13_CLK2M)、一第二时钟输出端(U13_CLK8M)和一第三时钟输出端(U13_CLK16M)，所述第一时钟输出端(U13_CLK2M)、所述第二时钟输出端(U13_CLK8M)、所述第三时钟输出端(U13_CLK16M)同步于所选择的参考时钟源以输出不同分频倍数的时钟信号，所述第三时钟输出端(U13_CLK16M)与所述第一可编程逻辑器件(U5)的时钟输入端连接，提供所述第一可编程逻辑器件(U5)的时钟周期。
4.根据权利要求3所述的一种实现主备倒换背板时钟的***，其特征在于，所述第一主控卡(11)还包括，
第一线路驱动器(U14)，于所述第一使能控制信号的作用下导通或关闭以控制所述第一时钟输出端(U13_CLK2M)的信号输出作为所述时钟信号(CLK_TO_LINE_CARDS)；
第一处理器(U11)，所述第一处理器(U11)通过串行总线接口(U11_SCL、U11_SDA)与所述第一可编程逻辑器件(U5)连接；所述第一处理器(U11)还通过通用输入输出接口(U11_GPIO)与所述第一同步时钟芯片(U13)连接，以提供所述参考选择信号(U13_REF_SEL)。
5.根据权利要求4所述的一种实现主备倒换背板时钟的***，其特征在于，所述第一可编程逻辑器件(U5)还包括第一脉冲发送信号端(U5_PULSE_TO_PEER)、第一脉冲接收信号端(U5_PULSE_FROM_PEER)；所述第二可编程逻辑器件(U6)设有第二脉冲接收信号端(U6_PULSE_FROM_PEER)、第二脉冲发送信号端(U6_PULSE_TO_PEER)；
所述第一脉冲发送信号端(U5_PULSE_TO_PEER)与所述第二脉冲接收信号端(U6_PULSE_FROM_PEER)经过一第一传输路径连接，所述第一脉冲接收信号端(U5_PULSE_FROM_PEER)与所述第二脉冲发送信号端(U6_PULSE_TO_PEER)通过一第二传输路径连接，所述第一传输路径与所述传输线路产生的相同的传输延迟时间，及所述第二传输路径与所述传输线路产生的相同的传输延迟时间。
6.根据权利要求3所述的一种实现主备倒换背板时钟的***，其特征在于，所述第二主控卡(12)还包括，
第二同步时钟芯片(U23)，包括，一第三参考时钟输入端(U23_REF_CLK1)，连接所述背板(1a)上的外部参考时钟(CLK_Source)；一第四参考时钟输入端(U23_REF_CLK2)，连接所述第一同步时钟芯片(U13)的第二时钟输出端(U13_CLK8M)；于一第二参考选择信号(U23_REF_SEL)的作用下选择其中之一作为参考时钟源；还包括一第四时钟输出端(U23_CLK2M)、一第五时钟输出端(U23_CLK8M)和一第六时钟输出端(U23_CLK16M)，所述第四时钟输出端(U23_CLK2M)、一第五时钟输出端(U23_CLK8M)和一第六时钟输出端(U23_CLK16M)同步于所选择的参考时钟源以输出经不同分频倍数的时钟信号，所述第六时钟输出端(U23_CLK16M)与所述第二可编程逻辑器件(U6)的时钟输入端连接，提供所述第二可编程逻辑器件(U6)的时钟周期。
7.根据权利要求6所述的一种实现主备倒换背板时钟的***，其特征在于，所述第二主控卡(12)还包括，
第二线路驱动器(U24)，于所述第二使能控制信号的作用下导通或关闭以控制所述第三时钟输出端(U23_CLK2M)的信号输出作为所述时钟信号(CLK_TO_LINE_CARDS)；
第二处理器(U21)，所述第二处理器(U21)通过串行总线接口(U21_SCL、U21_SDA)与所述第二可编程逻辑器件(U6)连接；所述第二处理器(U21)还通过通用输入输出接口(U21_GPIO)与所述第二同步时钟芯片(U23)连接，以提供所述第二参考选择信号(U23_REF_SEL)。
8.根据权利要求6所述的一种实现主备倒换背板时钟的***，其特征在于，所述第二处理时间(T2)为所述第一可编程逻辑器件(U5)的时钟周期，
或，
所述第二处理时间(T2)为所述第二可编程逻辑器件(U6)的时钟周期。
9.一种带有自动时延补偿的主备倒换背板时钟无缝衔接的方法，其特征在于，用于权利要求1所述的带有自动时延补偿的主备倒换背板时钟无缝衔接的***，包括以下步骤：
步骤1，所述第一主控卡(11)于产生一第一使能控制信号以关闭输出所述时钟信号(CLK_TO_LINE_CARDS)至所述背板(1a)之前的第一设定时间(T3)时产生一第一控制信号
步骤2，所述第一控制信号经过一传输延迟时间(T1)后至所述第二主控卡(12)；
步骤3，所述第二主控卡(12)于一第二处理时间(T2)的处理过程后产生一第二使能控制信号以控制所述第二主控卡(12)输出时钟信号至所述背板(1a)，所述第一设定时间(T3)等于所述传输延迟时间(T1)加上所述第二处理时间(T2)，实现所述第一主控卡(11)和所述第二主控卡(12)之间可切换地输出时钟信号至所述背板(1a)。
10.根据权利要求9所述的一种带有自动时延补偿的主备倒换背板时钟无缝衔接的方法，其特征在于，于所述步骤1之前，还包括获得所述第一设定时间(T3)的步骤：
步骤01，所述第一主控卡(11)输出一脉冲信号，所述脉冲信号经过一第一传输路径后进入所述第二主控卡(12)；
步骤02，所述第二主控卡(12)环回输出接收的脉冲信号并经过一第二传输路径至所述第一主控卡(11)；
步骤03，获取所述脉冲信号经过所述第一传输路径和所述第二传输路径之后的延迟时间，以所述延迟时间的二分之一作为所述传输延迟时间(T1)；
步骤04，所述传输延迟时间(T1)加上所述第二处理时间(T2)获得所述第一设定时间(T3)。
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