CN102521958B - B类lxi多功能数据采集仪 - Google Patents

Abstract

本发明涉及B类LXI多功能数据采集仪，包括B类LXI接口模块、用于实现模拟采集、模拟量输出、数字量输入输出的多功能数据采集仪功能模块、LED指示模块；多功能数据采集仪功能模块，包括FPGA单元、PCI接口、存储器以及输入输出单元；本发明解决了现有的数据采集仪功能单一，扫描频率均低，且在板缓存较小无法满足越来越高的采样精度和速度要求的技术问题，本发明所提供的B类LXI多功能数据采集仪，具有模拟量采集、模拟量输出、数字量输入输出、定时计数器和可编程功能接口等多种功能。

Description

B类LXI多功能数据采集仪

技术领域

本实用新型涉及一种B类LXI总线多功能数据采集仪电路。

背景技术

Agilent和VXI Technology公司于2004年提出了一种新的仪器总线-LXI(LAN eXtensions for Instrumentation)。LXI仪器无须专门的背板总线机箱和零槽控制器，直接利用通用PC的标准LAN接口，很大程度上降低了开发和应用成本。而LAN又是业界最稳定和生命周期最长并且还在不断发展的开放式工业标准，各厂商很容易将现有的仪器产品移植到LAN平台上来，这些都为组建更大范围的分布式自动测控***提供了方便。同时LXI总线标准定义了基于IEEE1588的精密时间同步功能，在测试测量领域第一次引入了基于时间触发的概念，很容易构建实时测试***。

目前基于扫描模式的数据采集仪功能单一，现有的16位精度的多功能卡的扫描频率均低于1MSa/s，且在板缓存较小。随着现代科学技术的迅速发展，尤其是在航空航天、军事领域，对于多功能扫描采集的采样精度和速度要求也越来越高。在这种情况下，开发高速高精度的LXI总线多功能数据采集仪具有很好的工程应用价值。特别是在分布式测控***中，要求测试仪器具有远距离程控功能，现有的总线如GPIB、PCI/PXI等都无法很好的满足要求，LXI总线的多功能数据采集仪***的满足了采样率高、板载缓存大、易于组建分布式测控***等要求。

发明内容

解决现有的数据采集仪功能单一，扫描频率均低，且在板缓存较小无法满足越来越高的采样精度和速度要求的技术问题，本发明提供了一种B类LXI多功能数据采集仪。

本发明的技术解决方案：

B类LXI多功能数据采集仪，其特殊之处在于：包括B类LXI接口模块、用于实现模拟采集、模拟量输出、数字量输入输出的多功能数据采集仪功能模块、LED指示模块；

所述B类LXI接口模块包括嵌入式处理器电路、IEEE 1588触发管理电路、FLASH存储电路、DDR动态存储电路以及LAN接口通信电路；

嵌入式处理器电路是用于提供与控制计算机通讯的网络接口，实现程序存储和处理相关的LXI总线协议；

IEEE 1588触发管理电路用于处理1588协议，管理1588相关触发和提取时间戳；

FLASH存储电路用于存储***数据和应用程序；

DDR动态存储电路用于动态存储过程数据，为应用程序的读取、执行提供缓冲；

LAN接口通信电路提供与控制计算机通讯的硬件通路；

多功能数据采集仪功能模块，包括FPGA单元1、PCI接口2、存储器3以及输入输出单元；所述输入输出单元包括模拟输入单元41；所述FPGA单元1与存储器3连接，所述FPGA单元通过PCI接口2与PCI总线5连接，所述FPGA单元通过输入输出单元与IO接口6连接；所述模拟输入单元41为分级放大电路；所述分级放大电路包括依次连接的三运放电路、多路切换电路和电平转换电路U55；所述三运放电路用于实现输入模拟信号的高阻抗和高共模抑制，其包括正输入运放电路U51B、负输入运放电路9U51A和差分放大电路U52；所述多路切换电路用于实现多档位信号的切换以及信号放大或缩小，其包括依次连接的前置跟随器U53、多路器U56、多个并联且阻值不同的切换电阻(R8～R14)以及后置放大电路U54；所述前置跟随器U53用于避免多路器U56的导通电阻对增益的影响，所述多路器U56和切换电阻(R8～R14)实现档位切换，所述后置放大电路U54用于将信号调整到规定的电压范围；所述电平转换电路U55用于将多路切换电路放大或缩小后的正负电压信号转换成正电压信号。

上述嵌入式处理器电路包括PowerPC处理器U1，所述PowerPC处理器U1包括内部总线接口U1A、DDR SDRAM控制器接口U1B、本地总线接口U1C、网络MAC接口U1G、主时钟和IO口U1D，所述内部总线接口U1A与PCI接口2通信连接，所述DDRSDRAM控制器接口U1B为DDR动态存储电路提供地址、数据和控制链路；所述本地总线接口U1C为FLASH存储电路提供接口，所述网络MAC接口U1G提供两路自适应网络通路，第一路与LAN接口通信电路相连、第二路用于向IEEE 1588触发管理电路提供IEEE 1588协议的PPS时钟和I/O端口；所述主时钟和IO口U1D中主时钟用于为PowerPC处理器的时钟输入，IO口用于向IEEE 1588触发管理电路提供触发通路以及向LED指示模块提供控制端口。

上述B类LXI接口模块还包括用于实现GPIB/USB硬件通路的GPIB/USB接口电路，本地总线接口U1C还为GPIB接口电路提供接口，所述GPIB/USB接口电路与本地总线接口U1C连接。

上述IEEE 1588触发管理电路包括可编程逻辑器件FPGAU20，所述可编程逻辑器件FPGAU20的LLD[0:7]数据线与PowerPC处理器U1的本地总线电路连接；所述可编程逻辑器件FPGAU20的F1588_IO与PowerPC处理器U1的IEEE1588 I/O端口连接；可编程逻辑器件FPGAU20输出端与LAN接口电路的PPS秒脉冲F1588_CLKOUT管脚连接。

上述FLASH存储电路包括用于完成程序及数据存储的32MB的NOR FLASH芯片U6、第一地址锁存器芯片U4、第二地址锁存器芯片U5以及用于数据缓冲的门电路U7，所述第一地址锁存器芯片U4、第二地址锁存器芯片U5、门电路U7依次串联，形成缓冲电路，所述32MB的NOR FLASH芯片U6通过缓冲电路与PowerPC处理器的本地总线接口U1C电路连接；

所述DDR动态存储电路包括两个并联的第一DDR SDRAM存储芯片U2第二DDRSDRAM存储芯片U3，所述第一DDR SDRAM存储芯片U2和第二DDR SDRAM存储芯片U3均与DDR SDRAM控制器接口U1B连接；

所述LAN接口通信电路包括网络PHY芯片U12、反相器U13、压控振荡器Y2以及∏型低通滤波器，所述放大器U13的输入端接收可编程逻辑器件FPGAU20的PWM脉宽调制后信号CP_OUT，所述放大器U13的输出端输出PWM脉宽调制后信号CP_OUT的反向信号给∏型低通滤波器的输入端，所述∏型低通滤波器的输出端与压控振荡器Y2控制端连接，所述压控振荡器Y2的输出端与网络PHY芯片U12连接。

LED指示模块包括驱动电路U50、第一共阴极三色发光二极管D1、第二共阴极三色发光二极管D2和第三共阴极三色发光二极管D3，所述第一共阴极三色发光二极管D1与驱动电路U1连接，所述第二共阴极三色发光二极管D2和第三共阴极三色发光二极管D3与PowerPC处理器的主时钟和IO口U1D的IO口连接。

上述LAN接口通信电路包括网络PHY芯片U12、反相器U13、压控振荡器Y2以及∏型低通滤波器，所述放大器U13的输入端接收可编程逻辑器件FPGAU20的PWM脉宽调制后信号CP_OUT后，通过反相器U13输出CP_OUT的反向信号，∏型低通滤波器的输入端接CP_OUT的反向信号，∏型低通滤波器的输出端送入压控振荡器Y2控制端，所述压控振荡器Y2的输出端与网络PHY芯片U12连接；

上述GPIB/USB接口电路包括GPIB接口芯片U10、USB接口芯片U29，GPIB接口芯片U10与本地总线接口U1C相连，USB接口芯片U29与PowerPC处理器的本地总线接口U1C相连。

上述DDR SDRAM控制器接口U1B和DDR动态存储电路连接线路中还包括匹配电阻RN16～RN26，

所述主时钟和IO口U1D和PowerPC处理器的时钟输入链路上还设置有时钟分配芯片U43，

所述DDR动态存储电路还包括端接电阻和电压驱动芯片U44，所述第一DDRSDRAM存储芯片U2的输入端接有端接电阻(R176-R180)，所述第二DDR SDRAM存储芯片U3的输入端接有端接电阻(R171-R184)。

上述输入输出单元还包括模拟输出单元42、数字IO单元43、模拟输出控制模块16、数字IO控制模块17；所述模拟输出控制模块16与模拟输出单元42连接，所述数字IO控制模块17与数字IO单元43连接，所述数字IO单元43的一端与FPGA单元1连接，其另一端与IO接口6连接；其包括设置在IO接口端的限流电阻20和二极管限压保护电路10以及设置在FPGA接口端的总线开关9；所述总线开关9用于实现电平转换功能；

所述FPGA单元1包括路由逻辑模块11、内部时钟14、其他控制模块18、存储器控制模块13、局部总线控制模块12以及输入输出控制模块；所述路由逻辑模块11分别与内部时钟14、其他控制模块18、存储器控制模块以及输入输出控制模块连接；所述输入输出控制模块包括模拟输入控制模块15；所述模拟输入控制模块15与模拟输入单元41连接，所述存储器控制模块13与存储器3连接；所述路由逻辑模块11通过PCI接口2与PCI总线5连接。

本发明所具有的优点：

1、本发明LXI总线的采集仪具有模拟量采集、模拟量输出、数字量输入输出、定时计数器和可编程功能接口等多种功能。该LXI总线的B类仪器所具有的IEEE 1588精密时间同步协议，实现了仪器在纳秒级的远程触发同步功能，能够在ATS(Automatic Test System)中发挥重要作用。

2、本发明DDR SDRAM控制器接口U1B和DDR动态存储电路连接线路中还包括匹配电阻RN16～RN26，消除高速传输时因阻抗匹配而引起的信号反射。

3、本发明主时钟和IO口U1D和PowerPC处理器的时钟输入链路上还设置有时钟分配芯片U43，增强时钟驱动能力和时钟稳定性。

4、本发明DDR动态存储电路还包括端接电阻和电压驱动芯片U44，第一DDRSDRAM存储芯片U2的输入端接有端接电阻R176-R180，第二DDR SDRAM存储芯片U3的输入端接有端接电阻R171-R184，提高DDR存储的可靠性，设计了端接电阻RN[27:34]，由U44提供端接电压VTT和DDR驱动参考电压MPC_MVREF。

附图说明

图1为本发明B类LXI多功能数据采集的原理框图；

图2为本发明嵌入式处理器电路原理图；

其中图2a为U1A，图2b为U1B，图2c为U1C，图2d为U1D，图2e为U1F，图2f为U1G；

图3为本发明IEEE 1588触发管理电路原理图；

图4为本发明FLASH存储电路原理图；

图5为本发明DDR动态存储电路原理图；

图6为本发明LAN接口通信电路原理图；

图7为本发明内部总线接口电路原理图；

图8为本发明GPIB/USB接口电路原理图；

图9为本发明LED指示模块原理图；

图10是本发明多功能数据采集卡电路原理图，其中：1-FPGA单元，2-PCI接口，3-存储器，41-模拟输入单元，42-模拟输出单元，43-数字IO单元，5-PCI总线，6-IO接口，7-其他电路，8-校准电路；

图11是本发明数字IO单元电路原理图，其中：9-总线开关，10-二极管限压保护电路，20-限流电阻；

图12是本发明数字IO单元电路结构示意图；

图13是本发明FPGA单元电路原理图；其中：11-路由逻辑模块，12-局部总线控制模块，13-存储器控制模块，14-内部时钟，15-模拟输入控制模块，16-模拟输出控制模块，17-数字IO控制模块，18-其他控制模块。

具体实施方式

如图1所示，B类LXI多功能数据采集仪，包括B类LXI接口模块、用于实现模拟采集、模拟量输出、数字量输入输出的多功能数据采集仪功能模块、LED指示模块；所述B类LXI接口模块包括嵌入式处理器电路、IEEE 1588触发管理电路、FLASH存储电路、DDR动态存储电路以及LAN接口通信电路；

嵌入式处理器电路是用于提供与控制计算机通讯的网络接口，实现程序存储和处理相关的LXI总线协议；

IEEE 1588触发管理电路用于处理1588协议，管理1588相关触发和提取时间戳；

FLASH存储电路用于存储***数据和应用程序；

DDR动态存储电路用于动态存储过程数据，为应用程序的读取、执行提供缓冲；LAN接口通信电路提供与控制计算机通讯的硬件通路；

多功能数据采集仪功能模块，包括FPGA单元1、PCI接口2、存储器3以及输入输出单元；所述输入输出单元包括模拟输入单元41；所述FPGA单元1与存储器3连接，所述FPGA单元通过PCI接口2与PCI总线5连接，所述FPGA单元通过输入输出单元与IO接口6连接；所述模拟输入单元41为分级放大电路；所述分级放大电路包括依次连接的三运放电路、多路切换电路和电平转换电路U55；所述三运放电路用于实现输入模拟信号的高阻抗和高共模抑制，其包括正输入运放电路U51B、负输入运放电路U51A和差分放大电路U52；所述多路切换电路用于实现多档位信号的切换以及信号放大或缩小，其包括依次连接的前置跟随器U53、多路器U56、多个并联且阻值不同的切换电阻(R8～R14)以及后置放大电路U54；所述前置跟随器U53用于避免多路器U56的导通电阻对增益的影响，所述多路器U56和切换电阻(R8～R14)实现档位切换，所述后置放大电路U4用于将信号调整到规定的电压范围；所述电平转换电路U55用于将多路切换电路放大或缩小后的正负电压信号转换成正电压信号。

如图2所示，嵌入式处理器电路中使用PowerPC处理器，主频高达667MHz。该电路中，使用32bit、运行频率66MHz的内部总线接口U1A与多功能数据采集仪功能模块进行通信连接，发送数据包和指令包；DDR SDRAM控制器接口U1B为DDR动态存储电路提供地址、数据和控制链路，在各连接线路中增加匹配电阻RN16～RN26，消除高速传输时因阻抗匹配而引起的信号反射；本地总线U1C采用32bit地址线与数据线复用的方式，为FLASH、GPIB等外设提供接口；网络MAC接口U1G提供两路1000M/100M/10M自适应网络通路，第一路与LAN接口通信电路的PHY直接相连、第二路通路提供IEEE 1588协议的PPS时钟和I/O端口，同时CFG_RS[0:3]设置PowerPC起动配置字，决定***的启动模式；外部串行通信控制接口U1F提供USB接口、RS232接口、IIC接口和SPI接口；主时钟和IO口U1D中，使用外部66MHz有源晶振作为PowerPC处理器主时钟，通过一个时钟分配芯片U43，增强时钟驱动能力和时钟稳定性，用IO口来作为LXI_TRIG[0:7]的8个触发通路和LED指示模块的控制端口。

如图3所示，IEEE 1588触发管理电路采用可编程逻辑器件FPGA来实现，8位数据线LLD[0:7]与PowerPC的LocalBus连接，建立PowerPC处理器和FPGA之间的通信，也可以使用SPI口进行简单的控制；LXI_TRIG[0:7]在接收到LXI出发后，进行触发路由等相关处理，同时将触发送入PowerPC中，完成触发动作，发送触发信号也是由这8根触发线完成；F1588_IO收发1588事件到FPGA中进行处理；F_1588_PPS输出由FPGA处理的1588PPS秒脉冲，CP_OUT是经过FPGA进行PWM脉宽调制后的输出信号，用来调整网络传输时钟，F1588_CLKOUT接收由网络PHY输出的PPS秒脉冲，LAN_X1接收网络PHY晶振时钟。当需要调整网络时钟时，LAN_X1将当前网络时钟反馈到FPGA中，FPGA通过一定的PWM算法，输出CP_OUT来调整当前时钟。

如图4所示，FLASH存储电路采用32MB的NOR FLASH来完成程序及数据的存储，U6与PowerPC的LocalBus连接，使用2个16bit的地址锁存器芯片U4/U5，1个16bit的门电路U7进行数据缓冲，提信号高稳定性。

如图5所示，DDR动态存储电路实现数据的高速缓存，使用2片64MB的16bitDDR SDRAM存储芯片U2/U3直接与PowerPC DDR控制器相连，为了提高DDR存储的可靠性，设计了端接电阻RN[27:34]，由U44提供端接电压VTT和DDR驱动参考电压MPC_MVREF。

如图6所示，U12为网络PHY芯片，在上位机与B类LXI多功能数据采集仪之间提供网络通信接口，同时硬件提取IEEE 1588时间戳。U13在接收CP_OUT信号后进行反向，然后通过由C68、C62、C67、R58组成的∏型低通滤波器，将始终PWM调制信号CP_OUT送入压控振荡器Y2控制端，进行本地网络时钟调整。U[15:19]和拨码开关SW1为***提供起动配置字。

如图7所示，P2和P3为内部总线接口，提供32bti、66MHz的接口与多功能数据采集仪功能模块通信接口。

如图8所示，除了LAN接口外，该B类LXI多功能数据采集仪还可以使用GPIB和USB接口与上位机通信。U10为专用的GPIB接口芯片，为了使得3.3V的PowerPC端口电压和5V的GPIB电压匹配，使用U9带有电压转换的16bit缓冲门电路。USB接口使用U29专用芯片与PowerPC直接相连，实现USB2.0通信协议。RS232为调试端口，使用U31专用芯片，在调试过程中通过RS232打印启动和调试信息。

如图9所示，LED指示模块电路是根据LXI v1.3标准设计的，D1是共阴极3色发光二极管，配合U50驱动电路，提供standby和power指示；D2和D3直接由PowerPC的IO端口控制，分别进行网络连接状态和IEEE 1588状态指示。

参见图10，本发明多功能数据采集卡主要由模拟输入单元、模拟输出单元、数字IO单元、FPGA单元、存储器、PCI接口和电源组成，是一种基于PXI或PCI总线的多功能数据采集卡，采用FPGA单元(可编程控制器)+PCI桥+存储器+***设备的总体构架。其中：FPGA单元采用芯片XC3S1500，实现***设备(包括模拟输入单元、模拟输出单元、数字IO单元)的控制、定时计数器、存储器控制、PCI接口芯片的通讯控制等功能；FPGA单元采用PCI 9054芯片来实现PXI/PCI接口功能，将PCI总线转换成局部总线；FPGA单元通过输入输出单元与IO接口6连接；PCI接口FPGA单元与存储器连接，存储器采用单片的大容量的SDRAM芯片MT48LC8M32，实现大容量的模拟和数字数据的临时存储；FPGA内部构建SDRAM控制器，进行各部分的数据缓存；由于SDRAM的最大工作频率为100MHz，故采用多层板布线。

参见图11和图12，本发明数字IO单元为了实现单IO方向的独立控制，采用FPGA直接实现的方式。通常的用户IO电平比FPGA的端口电压高，故本发明采用限流电阻20、二极管限压保护电路10和总线开关9进行双重IO保护功能。限流电阻和二级管进行过压保护，将电压钳位到0～5V内，然后经过总线开关将5V的IO信号转换成FPGA可正常接收的3.3V信号。

参见图13，FPGA单元包括模拟输入单元、模拟输出单元、数字IO单元等***设备的控制、定时计数器、存储器控制、PCI接口芯片的通讯控制等功能。FPGA采用模块化设计，划分为相对对立的功能部分，包括模拟输入控制模块、模拟输出控制模块、数字IO控制模块、存储器控制模块等，同时也在FPGA单元内部实现小量的数据缓存功能。

Claims (7)

1.B类LXI多功能数据采集仪，其特征在于：包括B类LXI接口模块、用于实现模拟采集、模拟量输出、数字量输入输出的多功能数据采集仪功能模块、LED指示模块；

所述B类LXI接口模块包括嵌入式处理器电路、IEEE1588触发管理电路、FLASH存储电路、DDR动态存储电路以及LAN接口通信电路；嵌入式处理器电路是用于提供与控制计算机通讯的网络接口，实现程序存储和处理相关的LXI总线协议；所述嵌入式处理器电路包括PowerPC处理器(U1)，所述PowerPC处理器(U1)包括内部总线接口(U1A)、DDR SDRAM控制器接口(U1B)、本地总线接口(U1C)、网络MAC接口(U1G)、主时钟和IO口(U1D)，所述内部总线接口(U1A)与PCI接口(2)通信连接，所述DDR SDRAM控制器接口(U1B)为DDR动态存储电路提供地址、数据和控制链路；所述本地总线接口(U1C)为FLASH存储电路提供接口，所述网络MAC接口(U1G)提供两路自适应网络通路，第一路与LAN接口通信电路相连、第二路用于向IEEE1588触发管理电路提供IEEE1588协议的PPS时钟和I/O端口；所述主时钟和IO口(U1D)中主时钟用于为PowerPC处理器的时钟输入，IO口用于向IEEE1588触发管理电路提供触发通路以及向LED指示模块提供控制端口；

IEEE1588触发管理电路用于处理1588协议，管理1588相关触发和提取时间戳；所述IEEE1588触发管理电路包括可编程逻辑器件FPGA(U20)，所述可编程逻辑器件FPGA(U20)的数据线LLD0-LLD7与PowerPC处理器(U1)的本地总线电路连接；所述可编程逻辑器件FPGA(U20)的F1588_IO与PowerPC处理器(U1)的IEEE1588I/O端口连接；可编程逻辑器件FPGA(U20)输出端与LAN接口通信电路的PPS秒脉冲F1588_CLKOUT管脚连接；

FLASH存储电路用于存储***数据和应用程序；

DDR动态存储电路用于动态存储过程数据，为应用程序的读取、执行提供缓冲；

LAN接口通信电路提供与控制计算机通讯的硬件通路；所述LAN接口通信电路包括网络PHY芯片(U12)、反相器(U13)、压控振荡器(Y2)以及∏型低通滤波器，所述反相器(U13)的输入端接收可编程逻辑器件FPGA(U20)的PWM脉宽调制后信号CP_OUT，所述反相器(U13)的输出端输出PWM脉宽调制后信号CP_OUT的反向信号给∏型低通滤波器的输入端，所述∏型低通滤波器的输出端与压控振荡器(Y2)控制端连接，所述压控振荡器(Y2)的输出端与网络PHY芯片(U12)连接；

多功能数据采集仪功能模块，包括FPGA单元(1)、PCI接口(2)、存储器(3)以及输入输出单元；所述输入输出单元包括模拟输入单元(41)；所述FPGA单元(1)与存储器(3)连接，所述FPGA单元通过PCI接口(2)与PCI总线(5)连接，所述FPGA单元通过输入输出单元与IO接口(6)连接；所述模拟输入单元(41)为分级放大电路；所述分级放大电路包括依次连接的三运放电路、多路切换电路和电平转换电路(U55)；所述三运放电路用于实现输入模拟信号的高阻抗和高共模抑制，其包括正输入运放电路(U51B)、负输入运放电路(U51A)和差分放大电路(U52)；所述多路切换电路用于实现多档位信号的切换以及信号放大或缩小，其包括依次连接的前置跟随器(U53)、多路器(U56)、多个并联且阻值不同的切换电阻(R8～R14)以及后置放大电路(U54)；所述前置跟随器(U53)用于避免多路器(U56)的导通电阻对增益的影响，所述多路器(U56)和切换电阻(R8～R14)实现档位切换，所述后置放大电路(U54)用于将信号调整到规定的电压范围；所述电平转换电路(U55)用于将多路切换电路放大或缩小后的正负电压信号转换成正电压信号。

2.根据权利要求1所述的B类LXI多功能数据采集仪，其特征在于：

所述B类LXI接口模块还包括用于实现GPIB/USB硬件通路的GPIB/USB接口电路，本地总线接口(U1C)还为GPIB接口电路提供接口，所述GPIB/USB接口电路与本地总线接口(U1C)连接。

3.根据权利要求1或2所述的B类LXI多功能数据采集仪，其特征在于：

所述FLASH存储电路包括用于完成程序及数据存储的32MB的NOR FLASH芯片(U6)、第一地址锁存器芯片(U4)、第二地址锁存器芯片(U5)以及用于数据缓冲的门电路(U7)，所述第一地址锁存器芯片(U4)、第二地址锁存器芯片(U5)、门电路(U7)依次串联，形成缓冲电路，所述32MB的NOR FLASH芯片(U6)通过缓冲电路与PowerPC处理器的本地总线接口(U1C)电路连接；

所述DDR动态存储电路包括两个并联的第一DDR SDRAM存储芯片(U2)第二DDR SDRAM存储芯片(U3)，所述第一DDR SDRAM存储芯片(U2)和第二DDR SDRAM存储芯片(U3)均与DDR SDRAM控制器接口(U1B)连接。

4.根据权利要求3所述的B类LXI多功能数据采集仪，其特征在于：LED指示模块包括驱动电路(U50)、第一共阴极三色发光二极管(D1)、第二共阴极三色发光二极管(D2)和第三共阴极三色发光二极管(D3)，所述第一共阴极三色发光二极管(D1)与驱动电路(U50)连接，所述第二共阴极三色发光二极管(D2)和第三共阴极三色发光二极管(D3)与PowerPC处理器的主时钟和IO口(U1D)的IO口连接。

5.根据权利要求2所述的B类LXI多功能数据采集仪，其特征在于：所述GPIB/USB接口电路包括GPIB接口芯片(U10)、USB接口芯片(U29)，GPIB接口芯片(U10)与本地总线接口(U1C)相连，USB接口芯片(U29)与PowerPC处理器的本地总线接口(U1C)相连。

6.根据权利要求4所述的B类LXI多功能数据采集仪，其特征在于：

所述DDR SDRAM控制器接口(U1B)和DDR动态存储电路连接线路中还包括匹配电阻(RN16～RN26)，

所述主时钟和IO口(U1D)和PowerPC处理器的时钟输入链路上还设置有时钟分配芯片(U43)，

所述DDR动态存储电路还包括端接电阻和电压驱动芯片(U44)，所述第一DDRSDRAM存储芯片(U2)的输入端接有端接电阻(R176-R180),所述第二DDR SDRAM存储芯片(U3)的输入端接有端接电阻(R171-R184)。

7.根据权利要求6所述的B类LXI多功能数据采集仪，其特征在于：所述输入输出单元还包括模拟输出单元(42)、数字IO单元(43)、模拟输出控制模块(16)、数字IO控制模块(17)；所述模拟输出控制模块(16)与模拟输出单元(42)连接，所述数字IO控制模块(17)与数字IO单元(43)连接，所述数字IO单元(43)的一端与FPGA单元(1)连接，其另一端与IO接口(6)连接；其IO接口(6)与所述FPGA单元(1)之间包括设置在IO接口端的限流电阻(20)和二极管限压保护电路(10)以及设置在FPGA接口端的总线开关(9)；所述总线开关(9)用于实现电平转换功能；

所述FPGA单元(1)包括路由逻辑模块(11)、内部时钟(14)、其他控制模块(18)、存储器控制模块(13)、局部总线控制模块(12)以及输入输出控制模块；所述路由逻辑模块(11)分别与内部时钟(14)、其他控制模块(18)、存储器控制模块以及输入输出控制模块连接；所述输入输出控制模块包括模拟输入控制模块(15)；所述模拟输入控制模块(15)与模拟输入单元(41)连接，所述存储器控制模块(13)与存储器(3)连接；所述路由逻辑模块(11)通过PCI接口(2)与PCI总线(5)连接,所述其他控制模块(18)包括定时计数器和中断控制器。