CN105355626A - 沟槽型mosfet的esd结构及工艺方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 37
- 229910052751 metal Inorganic materials 0.000 claims abstract description 14
- 239000002184 metal Substances 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 claims abstract description 10
- 238000000151 deposition Methods 0.000 claims abstract description 5
- 229920005591 polysilicon Polymers 0.000 claims description 34
- 230000008569 process Effects 0.000 claims description 16
- 238000002347 injection Methods 0.000 claims description 7
- 239000007924 injection Substances 0.000 claims description 7
- 230000004888 barrier function Effects 0.000 claims description 5
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 3
- 238000002513 implantation Methods 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims description 3
- 230000011218 segmentation Effects 0.000 claims description 3
- 125000006850 spacer group Chemical group 0.000 claims description 3
- 239000010936 titanium Substances 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- 230000001681 protective effect Effects 0.000 abstract 5
- 210000000746 body region Anatomy 0.000 abstract 1
- 230000006378 damage Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 208000027418 Wounds and injury Diseases 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 230000006735 deficit Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 230000006698 induction Effects 0.000 description 2
- 208000014674 injury Diseases 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012372 quality testing Methods 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了一种沟槽型MOSFET集成ESD的结构，在沟槽型MOSFET的周围具有沟槽型保护环，所述的ESD结构集成在保护环沟槽中，所述保护环沟槽穿过体区底部位于外延层中，沟槽内填充多晶硅；所述多晶硅分段进行N-P或者P-N,或者N-P-……-N-P或者P-N-……-P-N的间隔掺杂，以形成一个或多个等效串接的二极管，串接的二极管首尾两端电极分别连接沟槽型MOSFET的栅极及源极。本发明在保护环沟槽内形成N、P交替间隔排列的多晶硅，等效成ESD二极管，并通过金属引线将该PN结形成的等效ESD二极管两极分别与MOSFET的源极、栅极连接，形成MOSFET的ESD保护结构。本发明所述的沟槽型MOSFET的ESD结构的工艺方法，使用保护环的方式，减少了ESD多晶硅淀积及刻蚀步骤，简化了工艺步骤，降低成本。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是指一种沟槽型MOSFET的ESD结构，本发明还涉及所述沟槽型MOSFET的ESD结构的工艺方法。
背景技术
ESD(Electro-StaticDischarge)的意思是“静电放电”。ESD是20世纪中期以来形成的以研究静电的产生、危害及静电防护等的学科。因此，国际上习惯将用于静电防护的器材统称为ESD，中文名称为静电阻抗器。静电是一种客观存在的自然现象，产生的方式多种，如接触、摩擦、电器间感应等。静电的特点是长时间积聚、高电压、低电量、小电流和作用时间短的特点。
人体自身的动作或与其他物体的接触、分离、摩擦或感应等因素，可以产生几千伏甚至上万伏的静电。
静电在多个领域造成严重危害。摩擦起电和人体静电是电子工业中的两大危害，常常造成电子电器产品运行不稳定，甚至损坏。ESD对电子产品造成的破坏和损伤有突发性损伤和潜在性损伤两种。所谓突发性损伤，指的是器件被严重损坏，功能丧失。这种损伤通常能够在生产过程中的质量检测中能够发现，因此给工厂带来的主要是返工维修的成本。而潜在性损伤指的是器件部分被损，功能尚未丧失，且在生产过程的检测中不能发现，但在使用当中会使产品变得不稳定，时好时坏，因而对产品质量构成更大的危害。
针对集成ESD保护的沟槽型MOSFET，其源端引出PAD与栅极引出PAD版图如图1所示，通常ESD保护采用一圈一圈的N、P间隔排列形成如图3环形的PN结，形成二极管，原理图如图2所示，在沟槽型MOSFET的栅极与源极之间串接ESD二极管，ESD多晶硅位于如图1所示的栅极PAD的下方(图1右边为局部放大图)，一般根据器件耐压的需求换算成PN结的个数，然后制成如图3所示的ESD保护结构，目前的主流设计使用沟槽来做管芯周边的保护环，以替代体注入形成的PN结保护环，保护环的沟槽需环绕管芯区一周(图中仅使用局部区域进行描述，其他区域图示沟槽无异)。ESD多晶硅通常位于栅极PAD的下方，制约了栅极PAD的面积。
该ESD保护结构的工艺方法为：先完成MOSFET的沟槽以及栅极等工艺，如图4所示；然后再淀积一层厚约的氧化层，淀积ESD多晶硅，经过刻蚀及离子注入形成ESD保护结构，如图5所示，图中7、8即分别为ESD二极管的两个引出电极，最后通过金属互联，一端连接栅极，一端连接源极，从而形成ESD保护电路。
发明内容
本发明所要解决的技术问题是提供一种沟槽型MOSFET的ESD结构，利用保护环沟槽形成沿沟槽方向的N、P交替的串接的PN结。
本发明还要解决的技术问题在于提供所述沟槽型MOSFET的ESD结构的工艺方法。
为解决上述问题，本发明所述的沟槽型MOSFET的ESD结构，包含：在沟槽型MOSFET的周围具有保护环沟槽，所述的ESD结构集成在保护环的沟槽中，所述保护环沟槽穿过体区底部位于外延层中，沟槽内填充多晶硅；
所述多晶硅分段进行N-P或者P-N,或者N-P-……-N-P或者P-N-……-P-N的间隔掺杂，以形成一个或多个等效串接的二极管，串接的二极管首尾两端电极分别连接沟槽型MOSFET的栅极及源极。
进一步地，根据沟槽型MOSFET的ESD耐压需求，换算成等效的PN结的个数，决定对保护环的沟槽内多晶硅进行N、P间隔注入的分段数，即形成的等效的二极管的个数。
本发明所述的沟槽型MOSFET的ESD结构的工艺方法，包含如下的步骤：
第1步，使用硬掩膜在外延上定义出保护环图形，刻蚀形成保护环的沟槽；
第2步，移除硬掩膜，在整个外延表面形成一层氧化层作为栅氧化层；
第3步，保护环的沟槽内淀积多晶硅并回刻至外延表面；
第4步，整个外延表面生长一层氧化层，然后进行体区注入；
第5步，使用源区注入的掩膜板，或者保护环掩膜板进行保护环沟槽的杂质注入，并按照版图将部分沟槽注入反型，形成N、P交替排列的串接的PN结；
第6步，层间介质淀积，刻蚀形成接触孔，将沟槽中多晶硅引出；
第7步，形成阻挡层金属，进行钨淀积，制作金属引线，将沟槽内多晶硅引出形成ESD电路，并将该ESD电路的两端分别与MOSFET的栅极及源极连接。
所述第1步中，刻蚀的保护环的沟槽深度为1～2μm。
所述第2步中，淀积的氧化层的厚度为
所述第3步中，对于NMOS，保护环的沟槽内淀积的多晶硅为N型；对于PMOS，沟槽内淀积的多晶硅为P型；多晶硅掺杂浓度为1018～1019atoms/cm3。
所述第4步中，体区注入能量为120～300keV,剂量为1013～1015atoms/cm2。
所述第7步中，阻挡层金属为钛和/或氮化钛。
本发明沟槽型MOSFET的ESD结构，利用保护环的沟槽，在沟槽内形成N、P交替间隔排列的多晶硅，构成一个或多个串接的PN结，等效成ESD二极管，并通过金属引线将该PN结形成的等效ESD二极管两极分别与MOSFET的源极、栅极连接，形成MOSFET的ESD保护结构。本发明所述的沟槽型MOSFET的ESD结构的工艺方法，使用保护环的方式，减少了ESD多晶硅淀积及刻蚀步骤，简化了工艺步骤，降低了成本。
附图说明
图1是沟槽型MOSFET集成ESD的版图；
图2是MOSFET集成ESD的等效电路图；
图3是现有沟槽型MOSFET的ESD保护环的示意图；
图4～5是现有沟槽型MOSFET集成ESD的工艺示意图；
图6是本发明沟槽型MOSFET的ESD结构的版图示意图；
图7是本发明沟槽型MOSFET的ESD结构的ESD保护环沟槽剖面示意图；
图8～14是本发明沟槽型MOSFET的ESD结构的工艺步骤图；
图15是本发明沟槽型MOSFET的ESD结构的工艺步骤流程图。
附图标记说明
1是外延，2是栅氧化层，3是多晶硅，4是厚氧化硅层，5是栅极金属，6是源极金属，7、8是ESD二极管的两极，9是硬掩膜，10是体区，11是层间介质，a是沟槽深度。
具体实施方式
本发明所述的沟槽型MOSFET的ESD结构，如图6所示，包含：在沟槽型MOSFET的周围具有保护环沟槽，所述的ESD结构集成在保护环的沟槽中，所述保护环沟槽穿过体区底部位于外延层中，沟槽内填充多晶硅；
所述多晶硅分段进行N-P或者P-N,或者N-P-……-N-P或者P-N-……-P-N的间隔掺杂，以形成一个或多个等效串接的二极管，其结构如图7所示，是ESD保护环沟槽剖面示意图。串接的二极管首尾两端电极分别连接沟槽型MOSFET的栅极及源极。如图6中，多层保护环的沟槽通过共同的电极7、8引出，由金属与MOSFET的栅极及源极相连，形成ESD电路。
结合图7，本发明可以根据沟槽型MOSFET的ESD耐压需求，换算成等效的PN结的个数，以决定多晶硅进行N、P间隔注入的分段数，即形成的等效的二极管的个数。
本发明所述的沟槽型MOSFET的ESD结构的工艺方法，包含如下的步骤：
第1步，使用硬掩膜9在外延1上定义出保护环图形，刻蚀形成深度a为1～2μm的保护环的沟槽；如图8所示。
第2步，移除硬掩膜9，在整个外延1表面形成一层厚度为的氧化层2作为栅氧化层；如图9所示。
第3步，如图10所示，保护环的沟槽内淀积多晶硅3并回刻至外延1表面；对于NMOS，沟槽内淀积的多晶硅为N型；对于PMOS，沟槽内淀积的多晶硅为P型；多晶硅掺杂浓度为1018～1019atoms/cm3。
第4步，整个外延1表面生长一层氧化层，然后进行体区10注入，如图11所示；体区10注入能量为120～300keV,剂量为1013～1015atoms/cm2。
第5步，使用源区注入的掩膜板，或者保护环掩膜板进行保护环沟槽的杂质注入，并按照版图将部分沟槽注入反型，形成N、P交替排列的串接的PN结；如图12所示，图中示出了沟槽X方向和Y方向的形成结构示意图，从Y方向可以明显看出沟槽多晶硅的N、P排列。
第6步，层间介质11淀积，如图13所示，刻蚀形成接触孔，将沟槽中多晶硅引出。
第7步，形成钛和/或氮化钛的阻挡层金属，进行钨淀积，制作金属引线，如图14所示，将保护环沟槽内的多晶硅引出形成ESD电路，并将该ESD电路的两端7、8分别与MOSFET的栅极及源极连接。ESD结构完成。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (8)
1.一种沟槽型MOSFET的ESD结构，在沟槽型MOSFET的周围具有沟槽型保护环，其特征在于：所述的ESD结构集成在沟槽型保护环的沟槽中，所述保护环的沟槽穿过体区底部位于外延层中，沟槽内填充多晶硅；
所述多晶硅分段进行N-P或者P-N,或者N-P-……-N-P或者P-N-……-P-N的间隔掺杂，以形成一个或多个等效串接的二极管，串接的二极管首尾两端电极分别连接沟槽型MOSFET的栅极及源极。
2.如权利要求1所述的沟槽型MOSFET的ESD结构，其特征在于：根据沟槽型MOSFET的ESD耐压需求，换算成等效的PN结的个数，以决定对保护环的沟槽内的多晶硅进行N、P间隔注入的分段数，即形成的等效的二极管的个数。
3.形成如权利要求1所述的沟槽型MOSFET的ESD结构的工艺方法，其特征在于：包含如下的步骤：
第1步，使用硬掩膜在外延上定义出保护环图形，刻蚀形成沟槽型保护环的沟槽；
第2步，移除硬掩膜，在整个外延表面形成一层氧化层作为栅氧化层；
第3步，保护环的沟槽内淀积多晶硅并回刻至外延表面；
第4步，整个外延表面生长一层氧化层，然后进行体区注入；
第5步，使用源区注入的掩膜板，或者保护环掩膜板进行保护环的沟槽的多晶硅的杂质注入，并按照版图将部分沟槽注入反型，形成N、P交替排列的串接的PN结；
第6步，层间介质淀积，刻蚀形成接触孔，将沟槽中多晶硅引出；
第7步，形成阻挡层金属，进行钨淀积，制作金属引线，将沟槽内多晶硅引出形成ESD电路，并将该ESD电路的两端分别与MOSFET的栅极及源极连接。
4.如权利要求3所述的沟槽型MOSFET的ESD结构的工艺方法，其特征在于：所述第1步中，刻蚀的保护环的沟槽深度为1～2μm。
5.如权利要求3所述的沟槽型MOSFET的ESD结构的工艺方法，其特征在于：所述第2步中，淀积的氧化层的厚度为
6.如权利要求3所述的沟槽型MOSFET的ESD结构的工艺方法，其特征在于：所述第3步中，对于NMOS，沟槽内淀积的多晶硅为N型；对于PMOS，沟槽内淀积的多晶硅为P型；多晶硅掺杂浓度为1018～1019atoms/cm3。
7.如权利要求3所述的沟槽型MOSFET的ESD结构的工艺方法，其特征在于：所述第4步中，体区注入能量为120～300keV,剂量为1013～1015atoms/cm2。
8.如权利要求3所述的沟槽型MOSFET的ESD结构的工艺方法，其特征在于：所述第7步中，阻挡层金属为钛和/或氮化钛。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510648882.7A CN105355626B (zh) | 2015-10-09 | 2015-10-09 | 沟槽型mosfet的esd结构及工艺方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510648882.7A CN105355626B (zh) | 2015-10-09 | 2015-10-09 | 沟槽型mosfet的esd结构及工艺方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105355626A true CN105355626A (zh) | 2016-02-24 |
| CN105355626B CN105355626B (zh) | 2018-04-17 |
Family
ID=55331563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510648882.7A Active CN105355626B (zh) | 2015-10-09 | 2015-10-09 | 沟槽型mosfet的esd结构及工艺方法 |
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| TWI620302B (zh) * | 2017-06-06 | 2018-04-01 | 旺宏電子股份有限公司 | 半導體結構及其操作方法 |
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| CN107994015A (zh) * | 2017-11-13 | 2018-05-04 | 厦门市三安集成电路有限公司 | 一种单片微波集成电路中静电防护结构及其制造方法 |
| CN110797336A (zh) * | 2018-08-02 | 2020-02-14 | 中芯国际集成电路制造（天津）有限公司 | 静电保护电路、静电保护器件及其形成方法 |
| CN109326591A (zh) * | 2018-10-08 | 2019-02-12 | 深圳市南硕明泰科技有限公司 | 一种功率器件防护芯片及其制造方法 |
| CN111326568A (zh) * | 2020-03-10 | 2020-06-23 | 苏州晶界半导体有限公司 | 带保护环结构的氮化物器件 |
| CN112234058A (zh) * | 2020-09-24 | 2021-01-15 | 芜湖启源微电子科技合伙企业(有限合伙) | 一种集成栅保护结构的SiC MOSFET器件 |
| CN113257674A (zh) * | 2021-04-19 | 2021-08-13 | 深圳基本半导体有限公司 | 一种二极管芯片结构及制作方法 |
| CN113257674B (zh) * | 2021-04-19 | 2023-03-07 | 深圳基本半导体有限公司 | 一种二极管芯片结构及制作方法 |
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| Publication number | Publication date |
|---|---|
| CN105355626B (zh) | 2018-04-17 |
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| GR01 | Patent grant |