CN105304566A - 一种半导体器件及其制造方法、电子装置 - Google Patents

Abstract

本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供具有对准标记区的半导体衬底，在其中形成有环绕包围所述对准标记区的浅沟槽隔离结构，在浅沟槽隔离结构的顶部与半导体衬底的上表面之间形成有凹坑；形成作为对准标记的伪栅极结构；依次形成接触孔蚀刻停止层和层间介电层，覆盖伪栅极结构并完全填充所述凹坑，所述层间介电层包括自下而上层叠的第一层间介电层和第二层间介电层，后续实施化学机械研磨时，研磨液对第二层间介电层的研磨速率低于对第一层间介电层的研磨速率；执行所述研磨，直至露出伪栅极结构的顶部。根据本发明，可以提升所述研磨结束后的层间介电层的厚度，确保所需形成的接触孔的特征尺寸以及对准精度。

Description

一种半导体器件及其制造方法、电子装置

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子装置。

背景技术

在下一代集成电路的制造工艺中，对于互补金属氧化物半导体(CMOS)的栅极的制作，通常采用高k-金属栅工艺。对于具有较小数值的工艺节点的晶体管结构而言，所述高k-金属栅工艺通常为后栅极(gate-last)工艺，其典型的实施过程包括：首先，在半导体衬底上形成伪栅极结构，所述伪栅极结构由自下而上的界面层、高k介电层、覆盖层和牺牲栅电极层构成；然后，在伪栅极结构的两侧形成栅极间隙壁结构，之后去除伪栅极结构中的牺牲栅电极层，在栅极间隙壁结构之间留下一沟槽；接着，在所述沟槽内依次沉积功函数金属层(workfunctionmetallayer)、阻挡层(barrierlayer)和浸润层(wettinglayer)；最后进行金属栅(通常为铝)的填充。

上述工艺过程会导致较为严重的层间介电层的厚度的降低，后续在层间介电层中形成连通半导体衬底的有源区的接触孔时，在层间介电层上形成的掩膜层的高度也随之降低，当实施光刻将接触孔的图案形成于掩膜层中时，将会削弱掩膜层对于光学信号的反映，进而影响所需形成的接触孔的特征尺寸以及对准有源区的精度。造成层间介电层的厚度的降低的原因有二：第一，形成伪栅极结构以及两侧的栅极间隙壁结构之后，在半导体衬底上依次形成接触孔蚀刻停止层和层间介电层，接着实施化学机械研磨直至露出伪栅极结构的顶部，此研磨过程会造成层间介电层的损失；第二，由于CMOS的PMOS部分和NMOS部分的金属栅极结构需要具有不同的功函数，因此，二者的金属栅极结构是分别形成的，在去除伪栅极结构后形成的所述沟槽内依次形成功函数金属层、阻挡层、浸润层和金属栅的过程中需要执行两次或者多次的研磨过程，这些研磨过程也会造成层间介电层的损失。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供具有对准标记区的半导体衬底，在所述半导体衬底中形成有环绕包围所述对准标记区的浅沟槽隔离结构，在所述浅沟槽隔离结构的顶部与所述半导体衬底的上表面之间形成有凹坑；在所述半导体衬底上形成作为对准标记的伪栅极结构；在所述半导体衬底上依次形成接触孔蚀刻停止层和层间介电层，覆盖所述伪栅极结构并完全填充所述凹坑，所述层间介电层包括自下而上层叠的第一层间介电层和第二层间介电层，后续实施化学机械研磨时，研磨液对所述第二层间介电层的研磨速率低于对所述第一层间介电层的研磨速率；执行所述化学机械研磨，直至露出所述伪栅极结构的顶部。

在一个示例中，所述第一层间介电层的构成材料为HARP，所述第二层间介电层的构成材料为TEOS。

在一个示例中，所述化学机械研磨分两步执行：执行第一化学机械研磨，直至露出所述接触孔蚀刻停止层的顶部，以完全去除位于所述对准标记区的有源区上方的第二层间介电层；执行第二化学机械研磨，直至去除所述接触孔蚀刻停止层的位于所述伪栅极结构顶部的部分。

在一个示例中，所述凹坑的深度为200埃-300埃。

在一个示例中，形成所述凹坑的工艺步骤包括：在所述半导体衬底上形成硬掩膜层；图案化所述硬掩膜层，以在所述硬掩膜层中形成构成所述浅沟槽隔离结构的图案的开口；以所述图案化的硬掩膜层为掩膜，在所述半导体衬底中蚀刻出用于形成所述浅沟槽隔离结构的沟槽；在所述沟槽中以及所述硬掩膜层上沉积隔离材料；执行另一化学机械研磨以研磨所述隔离材料，直至露出所述硬掩膜层；以所述硬掩膜层为掩膜，执行干法蚀刻以回蚀刻所述隔离材料，形成所述凹坑；通过蚀刻去除所述硬掩膜层。

在一个示例中，所述伪栅极结构包括自下而上层叠的高k介电层和牺牲栅电极层。

在一个示例中，在所述高k介电层和所述半导体衬底之间还形成有界面层，在所述高k介电层和所述牺牲栅电极层之间还形成有覆盖层。

在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件。

在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。

根据本发明，可以提升所述研磨结束后的层间介电层的厚度，确保于层间介电层中所需形成的接触孔的特征尺寸以及对准所述半导体衬底的有源区的精度。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-图1D为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；

图2为根据本发明示例性实施例一的方法依次实施的步骤的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件及其制造方法、电子装置。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

[示例性实施例一]

参照图1A-图1D，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。

首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，半导体衬底100选用单晶硅材料构成。在半导体衬底100中形成有浅沟槽隔离(STI)结构101，其环绕包围半导体衬底100中的对准标记区。在半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。

为了解决现有的后栅极工艺所面临的层间介电层损耗的问题，在本发明的一个实施例中，浅沟槽隔离结构101的顶部与半导体衬底100的上表面之间形成有深度为200埃-300埃的凹坑101’。形成凹坑101’的工艺步骤包括：在半导体衬底100上形成硬掩膜层，采用本领域技术人员所熟习的各种适宜的工艺技术形成硬掩膜层，例如化学气相沉积工艺，其构成材料优选氮化硅；图案化硬掩膜层，以在硬掩膜层中形成构成浅沟槽隔离结构101的图案的开口，该过程包括：在硬掩膜层上形成具有浅沟槽隔离结构101的图案的光刻胶层，以所述光刻胶层为掩膜，蚀刻硬掩膜层直至露出半导体衬底100，采用灰化工艺去除所述光刻胶层；以图案化的硬掩膜层为掩膜，在半导体衬底100中蚀刻出用于形成浅沟槽隔离结构101的沟槽；在所述沟槽中以及硬掩膜层上沉积隔离材料，其通常为氧化物；执行化学机械研磨工艺以研磨所述隔离材料，直至露出所述硬掩膜层；以所述硬掩膜层为掩膜，执行干法蚀刻以回蚀刻所述隔离材料，形成凹坑101’，需要说明的是，对于特征尺寸较大的浅沟槽隔离结构101而言，在执行化学机械研磨工艺研磨所述隔离材料之后即可自然形成凹坑101’，因而可以省略回蚀刻所述隔离材料的步骤；通过蚀刻去除所述硬掩膜层。在上述过程中，为了确保在所述沟槽中实现隔离材料的无隙填充，所述隔离材料的沉积分多次(通常为三次)完成，每一次所形成的隔离材料的构成是相同的。在所述沉积之后，执行退火，以使形成的隔离材料致密化，提升其机械强度。在所述研磨之后，执行另一退火，以修复上述过程对半导体衬底100的损伤，改善浅沟槽隔离结构101与半导体衬底100之间的界面特性。需要说明的是，在上述示范性实施例中，形成硬掩膜层之前，可以先形成一层薄层氧化物作为缓冲层，以释放硬掩膜层和半导体衬底100之间的应力；沉积隔离材料之前，在硬掩膜层上以及用于形成浅沟槽隔离结构101的沟槽的侧壁和底部形成另一薄层氧化物构成衬里层；为了简化，所述缓冲层和衬里层均未示出。

接下来，在半导体衬底100上形成作为对准标记的伪栅极结构102，作为一个示例，伪栅极结构102可包括自下而上依次层叠的高k介电层102a和牺牲栅电极层102b。高k介电层102a的材料可包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，特别优选的是氧化铪、氧化锆和氧化铝。牺牲栅电极层102b的材料可包括多晶硅。作为另一个示例，在高k介电层102a和半导体衬底100之间还形成有界面层，在高k介电层102a和牺牲栅电极层102b之间还形成有覆盖层(cappinglayer)，为了简化，图示中予以省略。界面层可以改善高k介电层102a与半导体衬底100之间的界面特性，覆盖层可以抑制后续形成的金属栅极结构中的金属栅极材料(通常为铝)向高k介电层102a中的扩散。界面层的材料可包括硅氧化物(SiO_x)。覆盖层的材料可包括氮化钛和氮化钽。形成以上各层可以采用本领域技术人员所熟习的各种适宜的工艺技术，例如采用热氧化工艺形成界面层，采用化学气相沉积工艺形成高k介电层102a和牺牲栅电极层102b，采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成覆盖层。

此外，作为示例，在伪栅极结构102的两侧形成有侧壁结构103，其中，侧壁结构103至少包括氧化物层和/或氮化物层。形成侧壁结构103的方法为本领域技术人员所公知，在此不再加以赘述。在侧壁结构103两侧的半导体衬底100中形成有源/漏区，在源/漏区的顶部形成有自对准硅化物，为了简化，图示中予以省略。

接着，如图1B所示，在半导体衬底100上形成层间介电层，以覆盖伪栅极结构102和侧壁结构103，并完全填充凹坑101’。所述层间介电层包括自下而上层叠的第一层间介电层104和第二层间介电层105，其中，第一层间介电层104的厚度大于伪栅极结构102的高度，以使第一层间介电层104的位于凹坑101’上方部分的上表面低于伪栅极结构102的上表面，后续实施化学机械研磨时，研磨液对第二层间介电层105的研磨速率低于对第一层间介电层104的研磨速率。作为示例，在本实施例中，第一层间介电层104的构成材料为HARP(一种氧化物)，第二层间介电层105的构成材料为TEOS(正硅酸乙酯)。需要说明的是，在形成所述层间介电层之前，先在半导体衬底100上形成接触孔蚀刻停止层106，覆盖伪栅极结构102、侧壁结构103和凹坑101’的侧壁及底部。采用本领域技术人员所熟习的各种适宜的工艺分别形成接触孔蚀刻停止层106和所述层间介电层，例如，采用共形沉积工艺形成接触孔蚀刻停止层106，采用化学气相沉积工艺形成所述层间介电层。

接着，如图1C所示，执行第一化学机械研磨，直至露出接触孔蚀刻停止层106的顶部，以完全去除对准标记区的有源区(包括所述源/漏区、伪栅极结构102和侧壁结构103)上方的第二层间介电层105。此时，浅沟槽隔离结构101的上方除第一层间介电层104外还有部分第二层间介电层105。

接着，如图1D所示，执行第二化学机械研磨，直至去除接触孔蚀刻停止层106的位于伪栅极结构102顶部的部分，露出伪栅极结构102的顶部。由于所述研磨的研磨液对第二层间介电层105的研磨速率低于对第一层间介电层104的研磨速率，位于浅沟槽隔离结构101上方的第一层间介电层104的损耗将大为降低，相对现有技术而言，可以提升所述研磨结束后的层间介电层的厚度。

至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。根据本发明，后续去除伪栅极结构102于留下的凹槽中形成金属栅极结构，在层间介电层中形成连通半导体衬底的有源区的接触孔时，在层间介电层上形成的掩膜层的高度也随之增加，当实施光刻将接触孔的图案形成于掩膜层中时，将会增强掩膜层对于光学信号的反映，进而确保所需形成的接触孔的特征尺寸以及对准有源区的精度。

参照图2，其中示出了根据本发明示例性实施例一的方法依次实施的步骤的流程图，用于简要示出制造工艺的流程。

在步骤201中，提供具有对准标记区的半导体衬底，在所述半导体衬底中形成有环绕包围所述对准标记区的浅沟槽隔离结构，在浅沟槽隔离结构的顶部与半导体衬底的上表面之间形成有凹坑；

在步骤202中，在半导体衬底上形成作为对准标记的伪栅极结构；

在步骤203中，在半导体衬底上依次形成接触孔蚀刻停止层和层间介电层，覆盖伪栅极结构并完全填充所述凹坑，所述层间介电层包括自下而上层叠的第一层间介电层和第二层间介电层，后续实施化学机械研磨时，研磨液对第二层间介电层的研磨速率低于对第一层间介电层的研磨速率；

在步骤204中，执行所述化学机械研磨，直至露出伪栅极结构的顶部。

[示例性实施例二]

接下来，可以通过后续工艺完成整个半导体器件的制作，包括：去除位于伪栅极结构102中的牺牲栅电极层102b，得到栅沟槽，采用传统工艺完成对牺牲栅电极层102b的去除，例如干法蚀刻或湿法蚀刻，其中，干法蚀刻所使用的蚀刻气体可以为氟基、氯基或溴基气体，湿法蚀刻所使用的腐蚀液可以为四甲基氢氧化铵溶液(TMAH)，然后，执行湿法清洗过程，以去除所述栅沟槽内的蚀刻残留物和杂质；沉积金属栅极材料层，以完全填充所述栅沟槽，然后，执行化学机械研磨，直至露出所述层间介电层的顶部，在实施所述沉积之前，还包括在所述栅沟槽的侧壁和底部依次形成功函数设定金属层、阻挡层和浸润层的步骤，其中，功函数设定金属层包括一层或多层金属或金属化合物，若FET为NFET，则功函数设定金属层的构成材料为适用于NFET的金属材料，包括钛、钽、铝、锆、铪及其合金，还包括上述金属元素的碳化物、氮化物等，若FET为PFET，则功函数设定金属层的构成材料为适用于PFET的金属材料，包括钛、钌、钯、铂、钨及其合金，还包括上述金属元素的碳化物、氮化物等，阻挡层的材料包括氮化钽或氮化钛，浸润层的材料包括钛或钛铝合金，金属栅极材料层的构成材料包括铝，采用原子层沉积工艺或物理气相沉积工艺形成功函数设定金属层、阻挡层和浸润层，采用化学气相沉积工艺或物理气相沉积工艺形成金属栅极材料层；在所述层间介电层上形成另一层间介电层，覆盖金属栅极材料层的顶部；在所述层间介电层中形成接触孔，露出金属栅极材料层的顶部以及所述自对准硅化物的顶部；填充金属(通常为钨)于接触孔中形成连接后续形成的互连金属层与所述自对准硅化物和金属栅极材料层的接触塞；形成多个互连金属层，通常采用双大马士革工艺来完成；形成金属焊盘，用于后续实施器件封装时的引线键合。

[示例性实施例三]

本发明还提供一种电子装置，其包括根据本发明示例性实施例二的方法制造的半导体器件。所述电子装置可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是任何包括所述半导体器件的中间产品。所述电子装置，由于使用了所述半导体器件，因而具有更好的性能。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (9)

1.一种半导体器件的制造方法，包括：

提供具有对准标记区的半导体衬底，在所述半导体衬底中形成有环绕包围所述对准标记区的浅沟槽隔离结构，在所述浅沟槽隔离结构的顶部与所述半导体衬底的上表面之间形成有凹坑；

在所述半导体衬底上形成作为对准标记的伪栅极结构；

在所述半导体衬底上依次形成接触孔蚀刻停止层和层间介电层，覆盖所述伪栅极结构并完全填充所述凹坑，所述层间介电层包括自下而上层叠的第一层间介电层和第二层间介电层，后续实施化学机械研磨时，研磨液对所述第二层间介电层的研磨速率低于对所述第一层间介电层的研磨速率；

执行所述化学机械研磨，直至露出所述伪栅极结构的顶部。

2.根据权利要求1所述的方法，其特征在于，所述第一层间介电层的构成材料为HARP，所述第二层间介电层的构成材料为TEOS。

3.根据权利要求1所述的方法，其特征在于，所述化学机械研磨分两步执行：执行第一化学机械研磨，直至露出所述接触孔蚀刻停止层的顶部，以完全去除位于所述对准标记区的有源区上方的第二层间介电层；执行第二化学机械研磨，直至去除所述接触孔蚀刻停止层的位于所述伪栅极结构顶部的部分。

4.根据权利要求1所述的方法，其特征在于，所述凹坑的深度为200埃-300埃。

5.根据权利要求4所述的方法，其特征在于，形成所述凹坑的工艺步骤包括：在所述半导体衬底上形成硬掩膜层；图案化所述硬掩膜层，以在所述硬掩膜层中形成构成所述浅沟槽隔离结构的图案的开口；以所述图案化的硬掩膜层为掩膜，在所述半导体衬底中蚀刻出用于形成所述浅沟槽隔离结构的沟槽；在所述沟槽中以及所述硬掩膜层上沉积隔离材料；执行另一化学机械研磨以研磨所述隔离材料，直至露出所述硬掩膜层；以所述硬掩膜层为掩膜，执行干法蚀刻以回蚀刻所述隔离材料，形成所述凹坑；通过蚀刻去除所述硬掩膜层。

6.根据权利要求1所述的方法，其特征在于，所述伪栅极结构包括自下而上层叠的高k介电层和牺牲栅电极层。

7.根据权利要求6所述的方法，其特征在于，在所述高k介电层和所述半导体衬底之间还形成有界面层，在所述高k介电层和所述牺牲栅电极层之间还形成有覆盖层。

8.一种采用权利要求1-7之一所述的方法制造的半导体器件。

9.一种电子装置，所述电子装置包括权利要求8所述的半导体器件。