CN105244284A - 制造栅极结构的方法 - Google Patents

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Abstract

本发明提供了制造栅极结构的方法，方法包括：在介电层中形成沟槽；在沟槽中形成栅极介电层，其中，栅极介电层限定介电层中的开口；以及在开口中形成栅电极，其中，形成栅电极包括：以具有第一电阻的第一金属材料填充开口的底部的宽度，其中，第一金属材料具有凹槽；和以具有第二电阻的同质的第二金属材料填充开口的顶部的整个宽度，第二电阻小于第一电阻，其中，同质的第二金属材料具有延伸至凹槽的突出部，并且同质的第二金属材料的最大宽度等于第一金属材料的最大宽度，其中，栅极介电层的顶面与同质的第二金属材料的顶面共面。

Description

制造栅极结构的方法
本申请是2010年5月19日提交的优先权日为2009年12月21日的申请号为201010185547.5的名称为“用于场效应晶体管的栅极电极以及场效应晶体管”的发明专利申请的分案申请。
技术领域
本发明涉及一种集成电路制作，且特别涉及制造栅极结构的方法。
背景技术
随着晶体管尺寸的缩减，需要降低栅极氧化物(gateoxide)厚度以维持具有经缩减栅极长度(gatelength)的表现。然而，为了降低栅极漏电流(gateleakage)，因而采用了高介电常数(high-k)栅极介电膜层，在维持较大技术节点中所采用的公知栅极氧化物所具有的相同等效厚度时其可具有较高的物理厚度。
此外，随着技术节点缩减，在部分集成电路设计中，便需要采用金属栅极电极以取代公知多晶硅栅极电极，借以改善具有缩减特征尺寸的元件的表现。形成金属栅极的工艺之一是“后栅极(gatelast)”工艺，其内金属栅极最后制备形成，因而允许了栅极电极免于受到某些高温工艺的影响，例如受到源极/漏极回火程序的影响。
图1为一剖面图，显示了采用“后栅极”工艺所制造得到的用于场效应晶体管100的公知栅极结构(gatestructure)120。在此，场效应晶体管100形成于基底102内且邻近于多个隔离区104的有源区103之上。场效应晶体管100包括形成于基底102的有源区103内的多个源极/漏极区106与轻度掺杂区108、包括依序形成于基底120上的中间层122、栅极介电层124与多膜层金属栅极电极120a的栅极结构120、以及分别形成于栅极结构120的两侧侧壁上的栅极间隔物110。此外，于基底102之上也可形成有接触蚀刻停止层112与层间介电层114。
该多膜层金属栅极电极120a包括了依序形成于栅极介电层124上方的下方部(lowerportion)126以及上方部(upperportion)128。下方部126由作为功函数金属层(work-functionmetallayer)且具有第一电阻值的第一金属材料所构成。上方部128则由作为一内连金属层(interconnectionmetallayer)且具有低于上述第一电阻值的第二电阻值的第二金属材料所构成。由于具有较低电阻值的上方部128仅占据了该多膜层金属栅极电极120a区域的一小部分，可以观察到的是该多膜层金属栅极电极120a将表现出较高的栅极电阻值，如此将增加了电路的阻容延迟(RCdelay)且劣化了装置表现。
如此，便需要用于栅极结构的具有较低栅极电阻值的金属栅极电极(metalgateelectrode)。
发明内容
本发明的实施例提供了一种制造栅极结构的方法，所述方法包括：在介电层中形成沟槽；在所述沟槽中形成栅极介电层，其中，所述栅极介电层限定所述介电层中的开口；以及在所述开口中形成栅电极，其中，形成所述栅电极包括：以具有第一电阻的第一金属材料填充所述开口的底部的宽度，其中，所述第一金属材料具有凹槽；和以具有第二电阻的同质的第二金属材料填充所述开口的顶部的整个宽度，所述第二电阻小于所述第一电阻，其中，所述同质的第二金属材料具有延伸至所述凹槽的突出部，并且所述同质的第二金属材料的最大宽度等于所述第一金属材料的最大宽度，其中，所述栅极介电层的顶面与所述同质的第二金属材料的顶面共面。
在上述方法中，其中，填充所述底部的宽度包括形成最大厚度在从300埃至2900埃的范围内的所述第一金属材料。
在上述方法中，其中，填充所述顶部的整个宽度包括形成最小厚度在从50埃至2700埃的范围内的所述同质的第二金属材料。
在上述方法中，其中，填充所述底部的宽度包括形成最小厚度在从30埃至150埃的范围内的所述第一金属材料。
在上述方法中，还包括：在所述栅极介电层和衬底之间形成界面层。
在上述方法中，其中，填充所述底部的宽度包括形成所述第一金属材料，所述第一金属材料包括以下的至少一种：Ti、Ta、W、TiAl、Co、其合金或包含C和/或N的化合物金属。
在上述方法中，其中，填充所述顶部的整个宽度包括形成选自由Al、Cu、Co和W所组成族群的所述同质的第二金属材料。
在上述方法中，还包括：在所述同质的第二金属材料和所述第一金属材料之间形成阻挡层。
本发明的另一实施例提供了一种制造晶体管的方法，所述方法包括：在介电层中形成沟槽，所述沟槽暴露衬底的有源区；在所述沟槽中形成栅极结构，其中，形成所述栅极结构包括：在所述沟槽中形成栅极电介质；以具有第一电阻的第一金属材料填充所述沟槽的底部的宽度，其中，所述第一金属材料包括凹槽；和以具有第二电阻的同质的第二金属材料填充所述第一金属材料之上的所述沟槽的整个宽度，所述第二电阻小于所述第一电阻，其中，所述同质的第二金属材料包括延伸至所述凹槽的突出部，并且所述突出部的厚度等于所述同质的第二金属材料的外周处的厚度，并且所述同质的第二金属材料的最大宽度等于所述第一金属材料的最大宽度，所述栅极电介质的顶面与所述同质的第二金属材料的顶面共面。
在上述方法中，其中，填充所述底部的宽度包括形成包括功函数金属的堆叠层。
在上述方法中，其中，填充所述底部的宽度包括形成包括功函数金属的堆叠层，其中，形成所述堆叠层包括形成选自由TiN、Ta、TaN和WN所组成族群的材料。
在上述方法中，其中，形成所述栅极电介质包括在所述沟槽中形成高k介电层。
在上述方法中，还包括：在所述栅极电介质和所述衬底之间形成界面层。
在上述方法中，还包括：在所述栅极电介质和所述衬底之间形成界面层，形成所述界面层包括：形成包括氮氧化硅、硅酸铪或氧化铝基介电材料中的至少一种的所述界面层。
在上述方法中，其中，填充所述底部的宽度包括：以所述第一金属材料部分地填充所述沟槽；以牺牲材料填充所述凹槽；去除所述第一金属材料的顶部；以及去除所述牺牲材料。
在上述方法中，其中，填充所述底部的宽度包括：以所述第一金属材料部分地填充所述沟槽；以牺牲材料填充所述凹槽；去除所述第一金属材料的顶部；以及去除所述牺牲材料，以所述牺牲材料填充所述凹槽包括以包括多晶硅、光阻或旋转涂布电介质的至少一种的所述牺牲材料填充所述凹槽。
在上述方法中，其中，填充所述底部的宽度包括：以所述第一金属材料部分地填充所述沟槽；以牺牲材料填充所述凹槽；去除所述第一金属材料的顶部；以及去除所述牺牲材料，去除所述第一金属材料的顶部包括：使用包括SC-1或SPM的湿蚀刻化学蚀刻所述第一金属材料。
在上述方法中，其中，填充所述底部的宽度包括：以所述第一金属材料部分地填充所述沟槽；以牺牲材料填充所述凹槽；去除所述第一金属材料的顶部；以及去除所述牺牲材料，去除所述第一金属材料的顶部包括：使用包括SC-1或SPM的湿蚀刻化学蚀刻所述第一金属材料，蚀刻所述第一金属材料包括：使用进一步包括氧化剂的湿蚀刻化学。
本发明的又一实施例提供了一种制造栅极结构的方法，所述方法包括：在衬底上方的层中形成沟槽；在所述沟槽中形成栅极结构，其中，形成所述栅极结构包括：填充所述沟槽的底部的宽度，形成栅电极的下部，所述下部包括具有第一电阻的第一金属材料，其中，所述下部的中心部分的厚度比邻近所述沟槽的侧壁的所述下部的外周部分的厚度小至少50％；和填充所述沟槽的顶部的整个宽度，形成所述栅电极的上部，所述上部包括具有第二电阻的同质的第二金属材料，所述第二电阻小于所述第一电阻，其中，所述栅电极的所述上部的最大宽度等于所述栅电极的所述下部的最大宽度；以及形成围绕所述栅电极的栅极介电层，其中，所述栅极介电层的顶面与所述同质的第二金属材料的顶面共面。
在上述方法中，还包括：在所述第一金属材料和所述同质的第二金属材料之间形成阻挡层，其中，所述阻挡层包括选自由Ti、Ta、TiN、TaN和WN所组成族群的材料。
本发明提供的金属栅极电极具有较低的栅极电阻值，如此可降低电路的阻容延迟以及提升装置的表现。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举一优选实施例，并配合附图，进行详细说明。
附图说明
图1为一剖面图，显示了用于场效应晶体管的公知栅极结构；
图2为一流程图，显示了根据本发明的不同实施例的栅极结构的制造方法；以及
图3A-图3H为一系列剖面图，显示了根据如图2所示方法中的一实施例中的栅极结构在不同工艺阶段中的情形。
其中，附图标记说明如下：
100～场效应晶体管；
102～基底；
103～有源区；
104～隔离区；
106～源极/漏极区；
108～轻度掺杂区；
110～栅极间隔物；
112～接触蚀刻停止层；
114～层间介电层；
120～栅极结构；
120a～多膜层金属栅极电极；
122～中间层；
124～栅极介电层；
126～下方部；
128～上方部；
200～方法；
202、204、206、208、210、212、214、216～步骤；
300～场效应晶体管；
302～半导体基底；
303～有源区；
304～隔离区；
306～源极/漏极区；
308～轻度掺杂源极/漏极区；
310～栅极间隔物；
312～接触蚀刻停止层；
314～层间介电层；
320～栅极结构；
320a～经修正金属栅极电极；
322～中间层；
324～栅极介电层；
325～沟槽；
326～第一金属材料；
326a～第一金属材料的第一凹口；
326b～第一金属材料的第二凹口；
326c～下方部的最大高度；
327～牺牲层；
328～第二金属材料；
328a～第二金属材料的突出部；
328b～金属带状物；
328c～上方部的最小高度。
具体实施方式
可以理解的是在下文中提供了用于解说本发明的不同特征的多个不同实施例或范例。为了简化本发明的描述，在下文中描述了构件与设置方式的特定范例。而这些范例仅作为范例之用而非用以限定本发明。举例来说，关于第一构件在一第二构件之上或上方的形成情形可能为第一构件与第二构件间的直接接触，且也可能包括在第一构件与第二构件之间形成有额外构件的情形，进而使得第一构件与第二构件之间可能不会产生直接接触情形。基于简单清楚的目的，不同构件可能采用不同比例而任意地绘示表现。此外，本发明提供了“后栅极(gatelast)”的金属栅极工艺的范例，然而本领域普通技术人员可将之应用于其他工艺及或采用其他材料。
请参照图2至图3H并配合下文以解说方法200以及场效应晶体管300。图2为一流程图，显示了根据本发明一实施例的制造栅极结构320的方法200。图3A-图3H则为一系列示意图，显示了根据如图2所示的制造方法的一实施例中栅极结构320在不同阶段中的情形。可以理解的是，部分的场效应晶体管300由互补型金属氧化物半导体(CMOS)制造技术制成。如此，可以理解的是，在图2所示的方法200实施之前、之中与之后还可施行额外工艺，且仅在此简单描述了部分其他工艺。此外，为了较易了解本发明的发明概念，图2至图3H也经过简化。举例来说，虽然以下附图仅示出了用于场效应晶体管300的栅极结构320，可以理解到，集成电路可包括如电阻、电容、电感或熔丝等许多其他装置。
请参照图2与图3A，方法200启始于步骤202，首先提供包括栅极结构320的沟槽325的半导体基底302。半导体基底302可包括硅基底。半导体基底302也可包括硅锗、砷化镓或其他适当半导体材料。半导体基底302还可包括其他构件，例如多个掺杂区、埋入膜层和/或外延层。再者，半导体基底302可为绝缘层上覆半导体层的基底，例如绝缘层上覆硅(SOI)基底。在其他实施例中，半导体基底302可包括经掺杂外延层、梯度半导体层和/或还包括覆盖具有不同性质的其他半导体层的半导体层，例如位于硅锗层上的硅层。在其他范例中，可采用包括多重膜层硅结构的化合物半导体基底或可能具有多重膜层半导体结构的硅基底。
半导体基底302可包括有源区303以及多个隔离区304。依照公知技术的设计需求，有源区303可包括多个掺杂形态。在部分实施例中，有源区303可掺杂有P型或N型掺质。举例来说，有源区303可能掺杂有P型掺质，例如B或BF2，或者是掺杂有N型掺质，例如磷或砷，和/或其组合。有源区303可用于N型金属氧化物半导体晶体管(通称为NMOS)或用于P型金属氧化物半导体晶体管(通称为PMOS)。
这些隔离区304可形成于半导体基底302之上，以隔离多个有源区303。这些隔离区304可利用如局部硅氧化物(LOCOS)或浅沟槽隔离(STI)的隔离技术而形成，以定义并电性绝缘多个有源区303。在本实施例中，隔离区304包括浅沟槽隔离物。这些隔离区304可包括氧化硅、氮化硅、氮氧化硅、氟掺杂硅玻璃(FSG)、低介电常数介电材料、其他适当材料和/或其组合。这些隔离区304以及本实施例中所采用的浅沟槽隔离物可通过任何适当工艺形成。举例来说，浅沟槽隔离物的制作可包括通过公知光刻程序图案化半导体基底302、蚀刻半导体基底302在其内形成沟槽(例如采用干蚀刻、湿蚀刻和/或等离子体干蚀刻)、以及在沟槽内填入介电材料(例如通过化学气相沉积程序)。在部分实施例中，经回填的沟槽可具有多层结构，例如为包括热氧化物衬层且由氮化硅或氧化硅填满的多层结构。
值得注意的是，场效应晶体管300可采用“后栅极(gatelast)”工艺及其他CMOS技术工艺以形成场效应晶体管300的多个构件。如此，在此仅简短地描述其内的多个构件。场效应晶体管的这些多个构件是在栅极结构320形成之前采用“前栅极(gatefirst)”工艺先行形成的。这些不同构件可包括位于有源区303内且位于栅极结构320相对侧的多个源极/漏极区(以下简称为N型与P型S/D)306与轻度掺杂源极/漏极区(以下简称为N型或P型LDD)308。N型S/D306以及LDD308等区域内可掺杂有磷或砷，而P型S/D306以及LDD308等区域则可掺杂有硼或铟。上述不同构件还可包括位于栅极结构320的对称侧的栅极间隔物(gatespacer)310、接触蚀刻停止层(contactetchstoplayer，CESL)312以及层间介电层314。栅极间隔物310可由氧化硅、氮化硅或其他适当材料形成。接触蚀刻停止层312可由氮化硅、氮氧化硅、或其他适当材料所形成。层间介电层314则可包括由高深宽比工艺所形成和/或高密度等离子体沉积工艺所形成的氧化物。
在“后栅极”工艺中，先行形成如多晶硅材质假栅极的假栅极结构(未显示)，且可接着采用CMOS工艺技术直到完成层间介电层314的沉积。接着在层间介电层314上实施化学机械研磨(CMP)以露出该假栅极结构。可接着移除该假栅极结构，进而形成一开口。可以理解的是上述例子并不用于限定用于形成假栅极结构的工艺步骤。可以理解的是，上述假栅极结构可包括额外的介电层和/或导电层。举例来说，假栅极结构可包括硬掩膜层、中间层、上盖层、扩散/阻挡层，其他适当膜层和/或其组合。
请继续参照图3A，接着沉积栅极介电层324，部分填入于开口内以形成沟槽325。在部分实施例中，栅极介电层324可包括氧化硅、氮化硅、高介电常数介电层或其组合。高介电常数介电层可包括氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锌(HfZrO)、金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属氮氧化物、金属铝酸盐(metalaluminates)、硅酸锆(zirconiumsilicate)、铝酸锆(zirconiumaluminates)、氮化硅、氮氧化硅、氧化锆(zirconiumoxide)、氧化钛、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他适当的高介电常数材料和/或其组合。在部分的实施例中，在开口内的高介电常数介电材料具有少于2nm的厚度。栅极介电层324还可包括中间层322，以降低栅极介电层324与半导体基底302间的毁损情形。中间层322可包括氮化硅、氮氧化硅、氮氧化硅、硅酸铪(Hfsilicate)或氧化铝基介电材料(Al2O3baseddielectric)。
一般来说，沟槽325接着被多个金属层所填入，且可施行金属图案化程序以形成场效应晶体管100内的适当金属膜层。可施行化学机械研磨(CMP)以移除沟槽325外的多个金属层，并形成场效应晶体管100的多膜层金属栅极电极120a。或者，也可施行干蚀刻或湿蚀刻工艺。可以观察到的是场效应晶体管100的多膜层金属栅极电极120a内，由于具有较低电阻值的金属层128仅占据了多膜层金属栅极电极120a区域的一小部分，因此使得多膜层金属栅极电极120a具有高栅极电阻值。如此将增加集成电路的阻容延迟(RCdelay)并劣化装置表现。如此，在下文中通过图2与图3B-3H解说经修改多膜层金属栅极电极120a以形成栅极结构320，借以降低其栅极电阻值至低于一个次方值。如此可降低集成电路的阻容延迟并提升元件表现。
请参照图2与图3B，方法200接着进行步骤204，将具有第一凹口326a的第一金属材料326沉积并部分填入沟槽325内。第一金属材料326包括选自由Ti、Ta、W、TiAl、Co、其合金与包括C和/或N的化合物金属所组成族群的材料。第一金属材料326可由化学气相沉积(CVD)、物理气相沉积(PVD)或其他适当技术所形成。第一金属材料326具有第一电阻值。第一金属材料326具有介于30～150埃的厚度。第一金属材料326可包括功函数金属的堆叠膜层。在一实施例中，用于NMOS的第一金属材料326可包括Ti、Ta、TiAl、其合金或包括C和/或N等功函数金属的化合物。在另一实施例中，用于PMOS的第一金属材料326可包括Ti、Ta、Co、其合金或包括C和/或N等功函数金属。在某些实施例中，上述堆叠膜层可包括阻挡金属(barriermetal)层、衬垫金属(linermetal)层或增湿金属(wettingmetal)层。
请参照图2与图3C，方法200接着进行步骤206，沉积牺牲层327于第一金属材料326之上以填满第一凹口326a与沟槽325。牺牲层327可包括多晶硅、光阻或旋转涂布介电层，但并非限定于上述材料。牺牲层327可通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、旋转涂布或其他适当技术所形成。牺牲层327的厚度则依照第一凹口326a与沟槽325的深度而决定。如此，牺牲层327沉积直至大体填满第一凹口326a与沟槽325。
请参照图2与图3D，方法200接着进行步骤208，施行化学机械研磨(CMP)程序以移除沟槽325外的牺牲层327、第一金属材料326与栅极介电层324的一部分。如此，当抵达层间介电层314处此化学机械研磨程序将停止并因而提供了一大体平坦表面。或者，上述移除情形也可由干蚀刻和/或湿蚀刻程序实现。
请参照图2与图3E，方法200接着进行步骤210，经由蚀刻工艺移除第一金属材料326的上方部以形成该第一金属材料326的第二凹口326b。蚀刻工艺可包括干蚀刻工艺和/或湿蚀刻工艺。举例来说，湿蚀刻化学可包括SC-1或SPM，且可能具有如H2O2的氧化剂，且在低于70℃的温度施行以选择性移除该第一金属材料326的上方部。举例来说，干蚀刻所使用的蚀刻化学品可包括BCl3以选择性地移除该第一金属材料326的上方部。蚀刻工艺形成了位于沟槽325的第一金属材料326内的第二凹口326b。位于沟槽325内第一金属材料326的第二凹口326b可具有介于约50～2700埃的深度。该深度可通过调整蚀刻工艺的不同参数而实现，例如是时间与蚀刻化学品。
再者，牺牲层327在蚀刻工艺中可能不作为保护层之用，除非其移除率不够大。在一实施例中，蚀刻化学品对于第一金属材料326以及牺牲层327之间的移除率比例优选地高于10。再者，当栅极介电层324经过蚀刻化学品的毁损后，在后续工艺中其将成为缺陷源(defectsource)并进而增加了漏电流的可能性。在一实施例中，蚀刻化学品对于第一金属材料326与栅极介电材料324的移除率比例优选地高于20。在本实施例中，位于沟槽325内的第一金属材料326的剩余部形成了经修正金属栅极电极320a的下方部。该下方部大体为U形。
请参照图2与图3F，方法200接着进行步骤212，经由另一蚀刻工艺以移除残留于沟槽325内的牺牲层327，以露出第一金属材料326的第一凹口326a。上述蚀刻工艺可包括干蚀刻工艺和/或湿蚀刻工艺。举例来说，用于选择性地移除残存于沟槽325内的牺牲层327的干/湿蚀刻的蚀刻化学品可包括F、Cl及Br基化学品。当邻近于第一凹口326a的第一金属材料326被蚀刻化学品所侵蚀时，将改变金属的功函数，并进而增加了装置失败的可能性。在一实施例中，蚀刻化学品对于牺牲层327及第一金属材料326的移除率比例优选地高于10。
请参照图2与图3G，方法200接着施行步骤214，沉积第二金属材料328于第一金属材料326之上，以填入第一金属材料326的第一凹口326a与第二凹口326b内。第一金属材料的第一凹口326a与第二凹口326b在下文中统称为沟槽325的上方部。在一实施例中，可于第一金属材料326上选择性地形成阻挡层，借以在第二金属材料328沉积之前部分填入于沟槽325的上方部中。阻挡层可包括选自由Ti、Ta、TiN、TaN与WN所组成族群的材料。阻挡层的厚度约介于5～50埃。阻挡层可通过CVD、PVD、ALD或其他适当技术所形成。在部分实施例中，由于阻挡层也具有高电阻值，因此不使用阻挡层。
请继续参照图2与图3G，于第一金属材料326之上沉积第二金属材料328以填满沟槽325的上方部。在本实施例中，第二金属材料328可包括选自由Al、Cu、Co与W所组成族群的材料。第二金属材料328可通过CVD、PVD、电镀、旋转涂布、原子层沉积或其他适当工艺形成。第二金属材料328具有第二电阻值。第二电阻值低于第一电阻值。举例来说，Al的电阻值(约2.65μΩ-cm)低于TiN(约200μΩ-cm)的电阻值。第二金属材料328的厚度可依照沟槽325的上方部深度而定。如此，第二金属材料328沉积直至大体填满了沟槽325的上方部。
请参照图2与图3H，方法200接着进行步骤216，施行化学机械研磨(CMP)程序以移除位于沟槽325外的第二金属材料328。如此，该CMP程序在抵达层间介电层314处将停止，因而提供大体平坦表面。在CMP程序施行之后，位于沟槽325内的第二金属材料328的剩余部分形成了经修正金属栅极电极320a的上方部。第二金属材料328可包括延伸进入第一金属材料326的第一凹口326a内的突出部328a。第二金属材料328还包括延伸进入于第一金属材料326的第二凹口326b的金属带状物328b，且第二金属材料328此时大体为T形。
经修正金属栅极电极320a包括由具有第一凹口326a与第一电阻值的第一金属材料326所构成的下方部。该下方部大体为U形。可以理解的是本发明并非以上述实施例加以限定。下方部可为大体L形或其他形状。该下方部具有介于300～2900埃的最大高度326c。经修正金属栅极电极320a还包括由具有突出部328a延伸进入凹口326a内以及第二电阻值的第二金属材料328所构成的上方部。该上方部还可包括金属带状物328b且大体为T形。可以理解的是本发明并非为上述实施例而加以限定。上方部可大体为L形或其他形状。上方部具有介于50～2700埃的最小高度328c。此外，突出部328a延伸进入凹口326a。第二电阻值低于第一电阻值。与如图1所示的公知金属栅极电极120a相比较，此时在经修正金属栅极电极320a内具有较低电阻值的上方部328具有较大区域比例。如此，经修正金属栅极电极较公知金属栅极电极120a具有较低的栅极电阻值。如此的较低栅极电阻值可降低电路的阻容延迟以及提升装置的表现。
可以理解的是场效应晶体管300还可通过其他CMOS制造流程的实施，以形成如接触物/介层物、内连金属层、介电层、保护层等多个构件。可以观察到的是采用经修正金属栅极电极320a作为栅极接触材料降低了NMOS与PMOS的栅极电阻值。
虽然本发明已以优选实施例公开如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的保护范围为准。

Claims (10)

1.一种制造栅极结构的方法，所述方法包括：
在介电层中形成沟槽；
在所述沟槽中形成栅极介电层，其中，所述栅极介电层限定所述介电层中的开口；以及
在所述开口中形成栅电极，其中，形成所述栅电极包括：
以具有第一电阻的第一金属材料填充所述开口的底部的宽度，其中，所述第一金属材料具有凹槽；和
以具有第二电阻的同质的第二金属材料填充所述开口的顶部的整个宽度，所述第二电阻小于所述第一电阻，其中，所述同质的第二金属材料具有延伸至所述凹槽的突出部，并且所述同质的第二金属材料的最大宽度等于所述第一金属材料的最大宽度，
其中，所述栅极介电层的顶面与所述同质的第二金属材料的顶面共面。
2.根据权利要求1所述的方法，其中，填充所述底部的宽度包括形成最大厚度在从300埃至2900埃的范围内的所述第一金属材料。
3.根据权利要求1所述的方法，其中，填充所述顶部的整个宽度包括形成最小厚度在从50埃至2700埃的范围内的所述同质的第二金属材料。
4.根据权利要求1所述的方法，其中，填充所述底部的宽度包括形成最小厚度在从30埃至150埃的范围内的所述第一金属材料。
5.根据权利要求1所述的方法，还包括：在所述栅极介电层和衬底之间形成界面层。
6.根据权利要求1所述的方法，其中，填充所述底部的宽度包括形成所述第一金属材料，所述第一金属材料包括以下的至少一种：Ti、Ta、W、TiAl、Co、其合金或包含C和/或N的化合物金属。
7.根据权利要求1所述的方法，其中，填充所述顶部的整个宽度包括形成选自由Al、Cu、Co和W所组成族群的所述同质的第二金属材料。
8.根据权利要求1所述的方法，还包括：在所述同质的第二金属材料和所述第一金属材料之间形成阻挡层。
9.一种制造晶体管的方法，所述方法包括：
在介电层中形成沟槽，所述沟槽暴露衬底的有源区；
在所述沟槽中形成栅极结构，其中，形成所述栅极结构包括：
在所述沟槽中形成栅极电介质；
以具有第一电阻的第一金属材料填充所述沟槽的底部的宽度，其中，所述第一金属材料包括凹槽；和
以具有第二电阻的同质的第二金属材料填充所述第一金属材料之上的所述沟槽的整个宽度，所述第二电阻小于所述第一电阻，其中，所述同质的第二金属材料包括延伸至所述凹槽的突出部，并且所述突出部的厚度等于所述同质的第二金属材料的外周处的厚度，并且所述同质的第二金属材料的最大宽度等于所述第一金属材料的最大宽度，所述栅极电介质的顶面与所述同质的第二金属材料的顶面共面。
10.一种制造栅极结构的方法，所述方法包括：
在衬底上方的层中形成沟槽；
在所述沟槽中形成栅极结构，其中，形成所述栅极结构包括：
填充所述沟槽的底部的宽度，形成栅电极的下部，所述下部包括具有第一电阻的第一金属材料，其中，所述下部的中心部分的厚度比邻近所述沟槽的侧壁的所述下部的外周部分的厚度小至少50％；和
填充所述沟槽的顶部的整个宽度，形成所述栅电极的上部，所述上部包括具有第二电阻的同质的第二金属材料，所述第二电阻小于所述第一电阻，其中，所述栅电极的所述上部的最大宽度等于所述栅电极的所述下部的最大宽度；以及
形成围绕所述栅电极的栅极介电层，其中，所述栅极介电层的顶面与所述同质的第二金属材料的顶面共面。
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