CN102637685B - Cmos半导体器件的金属栅极结构 - Google Patents

Cmos半导体器件的金属栅极结构 Download PDF

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Abstract

本发明关于集成电路制造，更具体地说是关于金属栅极结构。CMOS半导体器件的示例性结构包括衬底，该衬底包括P-有源区域，N-有源区域，和***所述P-有源区域和所述N-有源区域之间的隔离区域；在P-有源区域上方的P-金属栅电极，P-金属栅电极延伸到隔离区域的上方；和在N-有源区域上方具有第一宽度的N-金属栅电极，N-金属栅电极延伸到隔离区域的上方并且在隔离区域中具有与P-金属栅电极电接触的接触段，其中接触段具有比第一宽度大的第二宽度。

Description

CMOS半导体器件的金属栅极结构
技术领域
本发明涉及集成电路制造，更具体地说是涉及金属栅极结构。
背景技术
随着技术节点的收缩，在一些集成电路(IC)设计中，已经需要用金属栅电极取代典型的多聚硅栅电极从而用缩小的部件尺寸改进器件性能。将形成金属栅极结构的一个工艺称为“栅极最后”工艺，其中最终的栅极结构“最后”制造，其使得后续的工艺的数量降低了，后续的工艺包括必须在栅极的形成之后实施的高温加工处理。
然而，在互补金属氧化物半导体(CMOS)制造中实施这种部件和工艺是有挑战的。随着器件之间的栅极长度和间隔的降低，这些问题加剧了。例如，很难对所有CMOS半导体器件实现稳定的阈值电压，因为相邻栅极之间的原子扩散导致CMOS半导体器件的阈值电压的飘逸，从而增加器件不稳定和/或器件失灵的可能性。
因此，需要的是一种其中阈值电压对工艺变化较不敏感的金属栅极结构。
发明内容
在一个实施例中，CMOS半导体器件包括衬底，该衬底包括P-有源区域，N-有源区域，和***所述P-有源区域和所述N-有源区域之间的隔离区域；在P-有源区域上方的P-金属栅电极，P-金属栅电极延伸到隔离区域的上方；和在N-有源区域上方具有第一宽度的N-金属栅电极，N-金属栅电极延伸到隔离区域的上方并且在隔离区域中具有与P-金属栅电极电接触的接触段，其中接触段具有比第一宽度大的第二宽度。
在另一个实施例中，CMOS半导体器件包括衬底，该衬底包括P-有源区域，N-有源区域，和***所述P-有源区域和所述N-有源区域之间的隔离区域；在P-有源区域上方的P-金属栅电极，P-金属栅电极延伸到隔离区域的上方；和在N-有源区域上方具有第一宽度的N-金属栅电极，N-金属栅电极延伸到隔离区域的上方并且在隔离区域中具有与P-金属栅电极电接触的接触段，其中接触段具有比第一宽度大的第二宽度，其中第二宽度与第一宽度的比是约1.2到1.5。
根据本发明所述的半导体器件，其中在所述P-有源区域上方的所述P-金属栅电极具有与所述第一宽度相等的第三宽度。
根据本发明所述的半导体器件，其中所述第一宽度在约10nm到30nm的范围内。
根据本发明所述的半导体器件，其中接触所述N-金属栅电极的所述P-金属栅电极的接触段具有小于所述第二宽度的第四宽度。
根据本发明所述的半导体器件，其中接触所述N-金属栅电极的所述P-金属栅电极的接触段具有与所述第二宽度相等的第四宽度。
根据本发明所述的半导体器件，其中所述N-金属栅电极的所述接触段与所述N-有源区域上方的所述N-金属栅电极部分的中心线不对称。
根据本发明所述的半导体器件，其中所述N-金属栅电极的所述接触段的一边与所述N-有源区域上方的所述N-金属栅电极的一边对齐。
根据本发明所述的半导体器件，其中所述P-金属栅电极包括P-功-函数金属层。
根据本发明所述的半导体器件，其中所述P-功-函数金属层的厚度在约30埃到80埃的范围内。
根据本发明所述的半导体器件，其中所述P-功-函数金属层包括的材料选自由TiN，WN，TaN，和Ru组成的组。
根据本发明所述的半导体器件，其中所述N-金属栅电极包括N-功-函数金属层。
根据本发明所述的半导体器件，其中所述N-功-函数金属层的厚度在约30埃到80埃的范围内。
根据本发明所述的半导体器件，其中所述N-功-函数金属层包括的材料选自由Ti，Ag，Al，TiAl，TiAlN，TaC，TaCN，TaSiN，Mn，和Zr组成的组。
在又一个实施例中，制造CMOS半导体器件的方法包括提供包括P-有源区域，N-有源区域，和***所述P-有源区域和所述N-有源区域之间的隔离区域的衬底；在P-有源区域，N-有源区域，和隔离区域上方形成介电层；在介电层中形成第一开口，介电层在P-有源区域的整个长度上方延伸并且延伸到隔离区域中；用P-功-函数金属层部分地填充第一开口；在介电层中在N-有源区域上方形成具有第一宽度的第二开口，第二开口在N-有源区域的整个长度上方延伸并且延伸到隔离区域中而且第二开口具有与第一开口连接的接触段，其中接触段具有比第一宽度大的第二宽度，用N-功-函数金属层部分地填充第二开口；在第二开口中沉积信号金属层；以及将信号金属层平坦化。
根据权利要求15所述的方法，其中形成所述第一开口的步骤在形成所述第二开口的步骤之后。
根据本发明所述的方法，其中所述第二宽度与所述第一宽度的比是约1.2到1.5。
根据本发明所述的方法，其中使用原子层沉积工艺实施部分填充所述第一开口的步骤。
根据本发明所述的方法，其中使用物理汽相沉积方法实施部分填充所述第一开口的步骤。
根据本发明所述的方法，其中使用物理汽相沉积方法实施在所述第一开口和所述第二开口中沉积信号金属层的步骤。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1是根据本发明的各个方面，示出制造包括金属栅极结构的CMOS半导体器件的方法；
图2根据本发明的各个方面，示出包括金属栅极结构的CMOS半导体器件的顶视图。
图3A-图3E根据本发明的各个方面，示出沿着图2的线a-a截取的各个制造阶段的横截面视图；
图4根据本发明的各个方面，示出包括金属栅极结构的CMOS半导体器件的顶视图；
图5根据本发明的各个方面，示出包括金属栅极结构的CMOS半导体器件的顶视图；以及
图6根据本发明的各个方面，示出包括金属栅极结构的CMOS半导体器件的顶视图。
具体实施方式
据了解为了实施本发明的不同部件，以下公开提供了许多不同的实施例或实例。以下描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不打算限定。例如，以下描述中第一部件形成在第二部件上方或上面可以包括其中第一部件与第二部件以直接接触形成的实施例，并且也可包括其中额外的部件形成***到第一部件和第二部件之间的实施例，使得第一部件和第二部件可能不直接接触。为了简明和清楚，可以任意地以不同的尺寸绘制各种部件。另外，本发明可在各个实例中重复参照数字和/或字母。该重复是为了简明和清楚，而且其本身没有规定所述各种实施例和/或结构之间的关系。另外，本发明提供“栅极最后”金属栅极工艺的实例，然而，本领域的普通技术人员可以意识到对其他工艺的适用性和/或其他材料的用途。
图1是根据本发明的各个方面，示出用于制造包括金属栅极结构210(图2中示出)的互补金属氧化物半导体(CMOS)半导体器件200的方法的流程图。图2根据本发明的各个方面，示出包括金属栅极结构210的CMOS半导体器件200的顶视图；而且图3A-图3E根据本发明的各个方面，示出沿着图2的线a-a截取的各个制造阶段的横截面视图。可以注意到CMOS半导体器件200的一部分可以用CMOS技术加工制造。因此，可以理解在图1的方法100之前，之中，和之后可以提供附加的工艺，而且本文中可以只简要描述一些其他工艺。同时，为了更好地理解本发明的发明构思，简化了图1到图3E。例如，尽管附图为CMOS半导体器件200示出了金属栅极结构210，但是可以理解CMOS半导体器件200是集成电路(IC)的一部分，该集成电路(IC)可以包括许多其他器件，包括电阻器，电容器，电感器，保险丝等。
图2示出包括金属栅极结构210的CMOS半导体器件200的顶视图，金属栅极结构210通过“栅极最后”工艺制造。提供了衬底202，衬底202包括P-有源区域204p，N-有源区域204n，和***P-有源区域204p和N-有源区域204n之间的隔离区域206。CMOS半导体器件200包括p-型金属氧化物半导体场效应晶体管(pMOSFET)200p和n-型金属氧化物半导体场效应晶体管(nMOSFET)200n。
pMOSFET200p由在P-有源区域204p的沟道区域上方的P-金属栅电极210p形成。P-金属栅电极210p可以包括，但是不限于，P-功-函数金属层212p和在P-功-函数金属层上方的P-信号金属层214p。在一个实施例中，P-金属栅电极210p延伸到P-有源区域204p的外部和隔离区域206的上方从而与nMOSFET200n的N-金属栅电极210n电接触。
nMOSFET200n由在N-有源区域204n的沟道区域上方的N-金属栅电极210n形成。N-金属栅电极210n可以包括，但是不限于，N-功-函数金属层212n和在N-功-函数金属层212n上方的N-信号金属层214n。在一个实施例中，N-金属栅电极210n延伸到N-有源区域204n的外部和隔离区域206上方并且在隔离区域206中具有接触段216从而与P-金属栅电极210p电连接。在本实施例中，在N-有源区域204n上的N-金属栅电极210n具有第一宽度W1，W1的范围是约10到30nm，而且接触段216具有第二宽度W2，第二宽度W2大于第一宽度W1。在一个实施例中，第二宽度W2与第一宽度W1的比是约1.2到1.5。在另一个实施例中，在P-有源区域204p上的P-金属栅电极210p具有第三宽度W3，第三宽度W3等于第一宽度W1。P-金属栅电极210p与N-金属栅电极210n接触的接触段216具有第四宽度W4，第四宽度W4等于第二宽度W2。P-金属栅电极210p和N-金属栅电极210n组合在一起并且在下文中称为金属栅极结构210。
参照图3A，方法100开始于其中提供了衬底202的步骤102。衬底202可以包括硅衬底。衬底202可以可选地包括硅锗，砷化镓，或其他合适的半导体材料。衬底202可以还包括其他部件，例如各种掺杂区域，埋氧层，和/或外延层。另外，衬底202可以是绝缘体上半导体例如绝缘体上硅(SOI)。在其他实施例中，半导体衬底202可以包括掺杂的外延层，梯度的半导体层，和/或可以还包括覆盖在另一个不同类型的半导体层上的半导体层，例如硅锗层上的硅层。在其他实例中，化合物半导体衬底可以包括多层硅结构或硅衬底可以包括多层化合物半导体结构。
在本实施例中，半导体衬底202可以包括pMOSFET200p的P-有源区域204p，nMOSFET200n的N-有源区域204n，和***P-有源区域204p与N-有源区域204n之间的隔离区域206。有源区域204p，204n可以根据设计需求包括各种掺杂的结构。例如，P-有源区域204p掺杂n-型掺杂剂，例如磷或砷；N-有源区域204n掺杂p-型掺杂剂，例如硼或BF2。
可以在衬底202上形成隔离区域206从而使各个有源区域204p，204n互相隔离。隔离区域206可以利用隔离技术，例如硅的局部氧化(LOCOS)或浅沟槽隔离(STI)，以限定和电隔离各个有源区域204p，204n。在本实施例中，隔离区域206包括STI。隔离区域206可以包括材料例如氧化硅，氮化硅，氮氧化硅，氟掺杂的硅酸盐玻璃(FSG)，低-k介电材料，和/或其组合。隔离区域206(在本实施例中是STI)可以通过任何合适的工艺形成。在一个实例中，STI的形成可以包括通过传统的光刻工艺使半导体衬底202图案化，在衬底202中蚀刻出沟槽(例如，通过使用干蚀刻，湿蚀刻，和/或等离子蚀刻工艺)，以及用介电材料填充沟槽(例如，通过使用化学汽相沉积工艺)。在一些实施例中，填充的沟槽可以具有多层结构，例如填充了氮化硅或氧化硅的热氧化衬垫层。
再参照图3A，栅极介电层208可以形成在衬底202上。在一些实施例中，栅极介电层208可以包括氧化硅，氮化硅，氮氧化硅，或高-k电介质。高-k电介质包括某些金属氧化物。高-k电介质使用的金属氧化物的实例包括Li，Be，Mg，Ca，Sr，Sc，Y，Zr，Hf，Al，La，Ce，Pr，Nd，Sm，Eu，Gd，Tb，Dy，Ho，Er，Tm，Yb，Lu的氧化物以及其混合物。在本实施例中，栅极介电层208是包括HfOx的高-k介电层，其厚度是在约10到30埃的范围内。栅极介电层208可以使用合适的工艺例如原子层沉积(ALD)，化学汽相沉积(CVD)，物理汽相沉积(PVD)，热氧化，UV-臭氧氧化，或其组合形成。栅极介电层208可以还包括界面层(未示出)以降低栅极介电层208和衬底202之间的损伤。界面层可以包括氧化硅。
在栅极最后工艺中，随后虚拟栅电极层308形成在栅极介电层208上。在一些实施例中，虚拟栅电极层308可以包括单层或多层结构。在本实施例中，虚拟栅电极层308可以包括多晶硅。另外，可以使用均匀的或梯度的掺杂方式用多晶硅掺杂虚拟栅电极层308。虚拟栅电极层308的厚度在约30nm到约60nm的范围内。可以使用低压化学汽相沉积(LPCVD)工艺形成虚拟栅电极层308。在一个实施例中，在LPCVD熔炉中，在温度为约580℃到650℃，压力为约200mTorr到1Torr的条件下，使用硅烷(SiH4)或二氯硅烷(SiH2Cl2)作为硅源气体实施LPCVD工艺。
然后，使虚拟栅电极层308和栅极介电层208图案化从而产生图3A示出的结构。通过合适的工艺例如旋涂将光阻层(未示出)形成在虚拟栅电极层308上，然后通过合适的光刻图案化方法图案化从而在虚拟栅电极层308上形成图案化的光阻部件。图案化的光阻部件的宽度在约15到45nm的范围内。然后使用干蚀刻工艺将图案化的光阻部件转移到下面的层(即栅极介电层208和虚拟栅电极层308)从而形成P-虚拟栅极堆叠310p和N-虚拟栅极堆叠310n。然后剥离光阻层。
在另一个实例中，硬掩模层(未示出)形成在虚拟栅电极层308上；图案化的光阻层形成在硬掩模层上；将光阻层的图案转移到硬掩模层，然后转移到虚拟栅电极层308和栅极介电层208从而形成P-虚拟栅极堆叠310p或N-虚拟栅极堆叠310n。硬掩模层包括氧化硅。可选地，硬掩模层可以可选地包括氮化硅，和/或氮氧化硅，而且可以使用方法例如CVD或PVD形成。硬掩模层的厚度在约100到800埃的范围内。
可以注意到CMOS半导体器件200可以经历其他“栅极最后”工艺和其他CMOS技术加工以形成CMOS半导体器件200的各种部件。因此，本文中只简要地讨论各种部件。在“栅极最后”工艺中，CMOS半导体器件200的各种部件可以在P-金属栅电极210p和N-金属栅电极210n的形成之前形成。各种部件可以包括p-型和n-型轻掺杂源极/漏极(LDD)区域(未示出)以及处于有源区域204p，204n中和P-虚拟栅极堆叠310p和N-虚拟栅极堆叠310n对面的p-型和n-型源极/漏极(S/D)区域(未示出)。p-型LDD和S/D区域可以掺杂B或In，而n-型LDD和S/D区域可以掺杂P或As。
图1的方法100继续到步骤104，其中通过在P-有源区域204p，N-有源区域204n，和隔离区域206上形成介电层而产生图3A中的结构。介电层可以包括单层或多层结构。在一个实施例中，介电层包括栅极间隔306，栅极间隔306在P-虚拟栅极堆叠310p和N-虚拟栅极堆叠310n的相反侧壁上。栅极间隔306可以由通过CVD工艺沉积的氧化硅，氮化硅或其他合适的材料形成。然后，可以在栅极间隔306，P-虚拟栅极堆叠310p，N-虚拟栅极堆叠310n和隔离区域206上形成层间介电(ILD)层312。ILD层312可以包括通过高纵横比工艺(HARP)和高密度等离子(HDP)沉积工艺形成的氧化物。ILD层312沉积后，在ILD层312上实施化学机械抛光(CMP)以暴露出P-虚拟栅极堆叠310p和N-虚拟栅极堆叠310n。
图1中的方法100继续到步骤106，其中通过在介电层中形成第一开口320p(即在栅极间隔306之间)产生图3B的结构，第一开口320p在P-有源区域204p的整个长度上方延伸并且延伸到隔离区域206中。在本实施例中，将栅极间隔306用作硬掩模，移除P-虚拟栅极堆叠310p的虚拟栅电极层308从而在栅极间隔306中形成第一开口320p，而图案化的光阻层(未示出)覆盖N-虚拟栅极堆叠310n的虚拟栅电极层308。在一个实施例中，可以使用干蚀刻工艺移除P-虚拟栅极堆叠310p的虚拟栅电极层308。在一个实施例中，在约650到800W的源功率，约100到120W的偏置功率，和约60到200mTorr的压力下，使用Cl2，HBr和He作为蚀刻气体实施干蚀刻工艺。
图1的方法100继续到步骤108，其中通过用P-功-函数金属层212p部分地填充第一开口320p产生图3C的结构。P-功-函数金属层212p的材料选自由TiN，WN，TaN和Ru组成的组。可以通过ALD，CVD或其他合适的技术形成P-功-函数金属层212p。P-功-函数金属层212p的厚度在约30到80埃的范围内。
在本实施例中，P-功-函数金属层212p首先沉积在栅极介电层208，栅极间隔306，和ILD层312上以部分地覆盖第一开口320p。接下来的步骤是在P-功-函数金属层212p的上方沉积P-信号金属层214p以基本上填充第一开口320p。P-信号金属层214p的材料选自由Al，Cu和W组成的组。P-信号金属层214可以通过CVD，PVD或其他合适的技术形成。
然后，实施CMP工艺以移除P-信号金属层214p的一部分和在第一开口320p外部的P-功-函数金属层212p。因此，当到达ILD层312时可以停止CMP工艺，从而提供基本上平坦的表面。因此，P-金属栅电极210p可以包括但是不限于P-功-函数金属层212p和P-信号金属层214p。
图1的方法100继续到步骤110，其中通过在介电层中的N-有源区域204n上形成具有第一宽度W1的第二开口320n(即栅极间隔306之间)而产生图3D中的结构，第二开口320n在N-有源区域204n的整个长度上方延伸并且延伸到隔离区域206中而且具有与第一开口320p连接的接触段216，其中接触段216具有比第一宽度W1大的第二宽度W2。
在本实施例中，将栅极间隔306和P-金属栅电极210p用作硬掩模，移除N-虚拟栅极堆叠310n的虚拟栅电极层308以形成栅极间隔306中的第二开口320n。在一个实施例中，可以使用湿蚀刻和/或干蚀刻工艺移除N-虚拟栅极堆叠310n的虚拟栅电极层308。在一个实施例中，湿蚀刻工艺包括暴露在含有氢氧化铵，稀释的HF，去离子水的氢氧化溶液，和/或其他合适的蚀刻剂溶液中。在另一个实施例中，可以在约650到800W的源功率，约100到120W的偏置功率，和约60到200mTorr的压力条件下，使用Cl2，HBr和He作为蚀刻气体实施干蚀刻工艺。
图1的方法100继续到步骤112，其中通过使用N-功-函数金属层212n部分地填充第二开口320n产生图3E中的结构。N-功-函数金属层212n的材料选自由Ti，Ag，Al，TiAl，TiAlN，TaC，TaCN，TaSiN，Mn，和Zr组成的组。N-功-函数金属层212n的厚度在约30到80埃的范围内。可以通过PVD或其他合适的技术形成N-功-函数金属层212n。N-功-函数金属层212n和P-功-函数金属层212p在隔离区域206上互相电接触。
应该注意到PVD工艺的阴影效应尤其倾向于在第二开口320n的入口处形成N-功-函数金属层212n的金属突出端，使得金属突出端倾向于阻挡高纵横比开口的入口，例如，第二开口320n的入口。即使该金属突出端实际上不会夹断和关闭第二开口320n，其也至少会降低第二开口320n的入口处的直径并且最终阻碍进一步的金属材料进入到第二开口320n中。因此，金属突出端将在第二开口320n的底部角落处产生较薄的N-功-函数金属层212n部分。因此，N-信号金属层214n和P-功-函数金属层212p之间的浓度梯度可以驱动N-信号金属层穿过N-功-函数金属层212n的较薄部分流向P-功-函数金属层212p，从而改变P-功-函数金属层212p的功函数，导致pMOSFET200p的不稳定阈值电压。
在本实施例中，N-金属栅电极210n延伸到N-有源区域204n的外部，隔离区域206的上方，而且N-金属栅电极210n在隔离区域206中具有接触段216，接触段216与P-金属栅电极210p电接触。由于接触段216具有第二宽度W2，第二宽度W2大于N-有源区域204n上的N-金属栅电极210n的第一宽度W1，因此由于低纵横比，与在第二开口320n的底部角落212d中的邻近N-有源区域204n的N-功-函数金属层212n相比，在第二开口320n的底部角落212c中的邻近接触部分216的N-功-函数金属层212n可以产生更厚的厚度。第二开口320n的底部角落212c中的N-功-函数金属层212n的较厚的厚度可以更有效地避免N-信号金属层214n向P-功-函数金属层212p的原子扩散。因此，申请人制造CMOS半导体器件200的方法可以制造保持其功函数的P-金属栅电极210p，从而不改变pMOSFET200p的阈值电压，因此提高了器件性能。
图1中的方法100继续到步骤114，其中通过在第二开口320n中的N-功-函数金属层212n上沉积N-信号金属层214n以基本上填充第二开口320n而产生图3E中的结构。N-信号金属层214n的材料选自由Al，Cu和W组成的组。N-信号金属层214n可以通过CVD，PVD或其他合适的技术形成。
图1中的方法100继续到步骤116，其中通过将N-信号金属层214n平坦化而产生图3E中的结构。实施CMP以移除第二开口320n外的N-信号金属层214n和N-功-函数金属层212n。因此，当达到ILD层312时，CMP工艺可以停止，从而提供基本上平坦的表面。因此,N-金属栅电极210n可以包括但是不限于N-功-函数金属层212n和N-信号金属层214n。P-金属栅电极210p和N-金属栅电极210n结合在一起并且称为金属栅极结构210。在另一个实施例中，形成第一开口320p的步骤在形成第二开口320n的步骤之后。
参照图4，图4根据本发明的各个方面示出了包括金属栅极结构210的可替换的CMOS半导体器件400的顶视图，金属栅极结构210是使用包括图3A-图3E中示出的步骤的方法制造的。为了简明和清楚，图2和图4中的相同部件使用相同的标号。在本实施例中，N-金属栅电极210n的接触段216与在N-有源区域204n上方的N-金属栅电极210n的一部分的中心线b-b是不对称的。在一个实施例中，N-金属栅电极210n的接触段216的一个边210c与在N-有源区域204n上方的N-金属栅电极210n的一个边210d是对齐的。
参照图5，图5根据本发明的各个方面示出了包括金属栅极结构210的可替换的CMOS半导体器件500的顶视图，金属栅极结构210是使用包括图3A-图3E中示出的步骤的方法制造的。为了简明和清楚，图2和图5中的相同部件使用相同的标号。在本实施例中，P-金属栅电极210p与N-金属栅电极210n的接触段216具有比第二宽度W2低的第五宽度W5。
参照图6，图6根据本发明的各个方面示出了包括金属栅极结构210的可替换的CMOS半导体器件600的顶视图，金属栅极结构210是使用包括图3A-图3E中示出的步骤的方法制造的。为了简明和清楚，图2和图6中的相同部件使用相同的标号。在本实施例中，N-金属栅电极210n的接触段216与在N-有源区域204n上方的N-金属栅电极210n的一部分的中心线c-c是不对称的。在一个实施例中，N-金属栅电极210n的接触段216的一个边210c与在N-有源区域204n上方的N-金属栅电极210n的一个边210d是对齐的。
第二开口320n的底部角落212c中的N-功-函数金属层212n的更厚的厚度可以更有效地防止N-信号金属层214n向着P-功-函数金属层212p的原子扩散。因此，申请人的制造CMOS半导体器件200,400,500,600的方法可以制造P-金属栅电极210p而同时保持其功函数，从而不改变pMOSFET200p的阈值电压，因此提高了器件性能。
可以理解，CMOS半导体器件200,400,500,600可以经历进一步的CMOS工艺以形成各种部件，例如触点/通孔，互连金属层，介电层，钝化层等。可以观察到改进过的金属栅极结构210提供稳定的功函数以保持pMOSFET200p的稳定的阈值电压，从而提高器件性能。
虽然通过实例和根据优选的实施例描述了本发明，但是应理解本发明不限于公开的实施例。相反地，本发明意图涵盖各种改进和相似的布置(对本领域的技术人员来说显而易见的)。因此，所附权利要求的范围应与最广泛的解释一致以涵盖所有这些改进和相似的布置。

Claims (19)

1.一种CMOS半导体器件，包括：
衬底，所述衬底包括P-有源区域，N-有源区域，和介于所述P-有源区域和所述N-有源区域之间的隔离区域；
在所述P-有源区域上方的P-金属栅电极，所述P-金属栅电极延伸到所述隔离区域的上方；以及
在所述N-有源区域上方具有第一宽度的N-金属栅电极，所述N-金属栅电极延伸到所述隔离区域的上方并且具有在所述隔离区域中的接触段，所述接触段电接触所述P-金属栅电极，其中所述接触段具有大于所述第一宽度的第二宽度；
所述N-金属栅电极包括N-功-函数金属层，其中，与邻近所述N-有源区域的所述N-功-函数金属层的底部角落部分相比，邻近所述接触段的所述N-功-函数金属层的底部角落部分具有更厚的厚度；
其中，所述N-金属栅电极进一步包括N-信号金属层，其中，所述N-信号金属层位于所述N-功-函数金属层的上方，并且，所述接触段使所述N-信号金属层与所述P-金属栅电极相隔离。
2.根据权利要求1所述的半导体器件，其中所述第二宽度与所述第一宽度的比是1.2到1.5。
3.根据权利要求1所述的半导体器件，其中在所述P-有源区域上方的所述P-金属栅电极具有与所述第一宽度相等的第三宽度。
4.根据权利要求1所述的半导体器件，其中所述第一宽度在10nm到30nm的范围内。
5.根据权利要求1所述的半导体器件，其中接触所述N-金属栅电极的所述P-金属栅电极的接触段具有小于所述第二宽度的第四宽度。
6.根据权利要求1所述的半导体器件，其中接触所述N-金属栅电极的所述P-金属栅电极的接触段具有与所述第二宽度相等的第四宽度。
7.根据权利要求1所述的半导体器件，其中所述N-金属栅电极的所述接触段相对于所述N-有源区域上方的所述N-金属栅电极部分的中心线不对称。
8.根据权利要求7所述的半导体器件，其中所述N-金属栅电极的所述接触段的一边与所述N-有源区域上方的所述N-金属栅电极的一边对齐。
9.根据权利要求1所述的半导体器件，其中所述P-金属栅电极包括P-功-函数金属层。
10.根据权利要求9所述的半导体器件，其中所述P-功-函数金属层的厚度在30埃到80埃的范围内。
11.根据权利要求9所述的半导体器件，其中所述P-功-函数金属层包括的材料选自由TiN，WN，TaN，和Ru组成的组。
12.根据权利要求1所述的半导体器件，其中所述N-功-函数金属层的厚度在30埃到80埃的范围内。
13.根据权利要求1所述的半导体器件，其中所述N-功-函数金属层包括的材料选自由Ti，Ag，Al，TiAl，TiAlN，TaC，TaCN，TaSiN，Mn，和Zr组成的组。
14.一种制造CMOS半导体器件的方法，包括：
提供衬底，所述衬底包括P-有源区域，N-有源区域，和介于所述P-有源区域和所述N-有源区域之间的隔离区域；
在所述P-有源区域，N-有源区域，和隔离区域上方形成介电层；
在所述介电层中形成第一开口，所述第一开口在P-有源区域的整个长度上方延伸并且延伸到所述隔离区域中；
用P-功-函数金属层部分地填充所述第一开口；
在所述介电层中的所述N-有源区域的上方形成具有第一宽度的第二开口，所述第二开口在所述N-有源区域的整个长度上方延伸并且延伸到所述隔离区域中，而且所述第二开口具有与所述第一开口连接的接触段，其中所述接触段具有大于所述第一宽度的第二宽度；
用N-功-函数金属层部分地填充所述第二开口；
在所述第二开口中沉积信号金属层；以及
将所述信号金属层平坦化；
其中，与邻近所述N-有源区域的所述N-功-函数金属层的底部角落部分相比，邻近所述接触段的所述N-功-函数金属层的底部角落部分具有更厚的厚度；
其中，所述接触段使所述信号金属层与所述P-功-函数金属层相隔离。
15.根据权利要求14所述的方法，其中形成所述第一开口的步骤在形成所述第二开口的步骤之后。
16.根据权利要求14所述的方法，其中所述第二宽度与所述第一宽度的比是1.2到1.5。
17.根据权利要求14所述的方法，其中使用原子层沉积工艺实施部分填充所述第一开口的步骤。
18.根据权利要求14所述的方法，其中使用物理汽相沉积工艺实施部分填充所述第一开口的步骤。
19.根据权利要求14所述的方法，其中使用物理汽相沉积工艺实施在所述第一开口和所述第二开口中沉积信号金属层的步骤。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8466496B2 (en) * 2011-11-17 2013-06-18 International Business Machines Corporation Selective partial gate stack for improved device isolation
US9041116B2 (en) * 2012-05-23 2015-05-26 International Business Machines Corporation Structure and method to modulate threshold voltage for high-K metal gate field effect transistors (FETs)
US9263277B2 (en) * 2012-08-30 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate structure of a semiconductor device
KR101923946B1 (ko) * 2012-08-31 2018-11-30 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102089682B1 (ko) * 2013-07-15 2020-03-16 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
US9614088B2 (en) * 2014-08-20 2017-04-04 Taiwan Semiconductor Manufacturing Company Ltd. Metal gate structure and manufacturing method thereof
KR102235612B1 (ko) * 2015-01-29 2021-04-02 삼성전자주식회사 일-함수 금속을 갖는 반도체 소자 및 그 형성 방법
US9818746B2 (en) * 2016-01-13 2017-11-14 International Business Machines Corporation Structure and method to suppress work function effect by patterning boundary proximity in replacement metal gate
US10438850B1 (en) 2018-07-23 2019-10-08 International Business Machines Corporation Semiconductor device with local connection
KR102595606B1 (ko) 2018-11-02 2023-10-31 삼성전자주식회사 반도체 장치
US11843031B2 (en) * 2021-11-12 2023-12-12 International Business Machines Corporation Short gate on active and longer gate on STI for nanosheets

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101685800A (zh) * 2008-09-26 2010-03-31 台湾积体电路制造股份有限公司 半导体装置的制造方法
CN101714526A (zh) * 2008-10-06 2010-05-26 台湾积体电路制造股份有限公司 半导体元件的制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004342821A (ja) * 2003-05-15 2004-12-02 Renesas Technology Corp 半導体装置
US20080157215A1 (en) * 2006-12-28 2008-07-03 Toshiba America Electronic Components, Inc. Inter-Diffusion Barrier Structures for Dopants in Gate Electrodes, and Method for Manufacturing
US20080242012A1 (en) * 2007-03-28 2008-10-02 Sangwoo Pae High quality silicon oxynitride transition layer for high-k/metal gate transistors
JP2010103401A (ja) * 2008-10-27 2010-05-06 Panasonic Corp 半導体装置及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101685800A (zh) * 2008-09-26 2010-03-31 台湾积体电路制造股份有限公司 半导体装置的制造方法
CN101714526A (zh) * 2008-10-06 2010-05-26 台湾积体电路制造股份有限公司 半导体元件的制造方法

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