CN105227259A - 一种m序列并行产生方法和装置 - Google Patents

Abstract

本发明提供了一种M序列并行产生方法，包括：1)获取M序列的递推公式，确定并行度w，输入初始的M序列位；2)同步读取w组已知M序列位作为输入数据，根据递推公式同步进行w路递推计算，得到原先未知的w个M序列位；其中，一组已知M序列位对应于一路递推计算的递推公式右侧的各个幂次项；3)记录步骤2)所计算出的w个M序列位并将这w个M序列位同步输出，然后重新执行步骤2)以计算出下一组的w个M序列位。本发明还提供了相应的M序列并行产生装置。本发明具有并行度高，反馈简单，初始化简单，既适合硬件实现也适合软件实现的优点。

Description

一种M序列并行产生方法和装置

技术领域

本发明涉及通信领域，更具体地，本发明涉及一种M序列并行产生方法和装置。

背景技术

M序列是最长线性移位寄存器序列的简称，是一种伪随机序列、伪噪声(PN)码或伪随机码。可以预先确定并且可以重复实现的序列称为确定序列；既不能预先确定又不能重复实现的序列称随机序列；不能预先确定但可以重复产生的序列称伪随机序列。M序列被广泛地应用于无线通信扰码技术中。

扰码技术是数字通信中常用的技术，其目的可以使信道中传输的数据具有随机性，从而能够有效避免数据之间的干扰。扰码序列通常由伪随机序列M序列构成。随着移动通信的发展，传输速率越来越高，所需要的扰码速率也越来越高，而扰码并行化是提高扰码的产生速率一种很好的解决方案。

传统的并行扰码技术主要有查表法，矩阵法，采样法。查表法采用存储器实现并行化，一个周期为2^r-1(r是生成多项式阶数)的扰码序列，如果需要并行度为W，那么W*(2^r-1)也是扰码序列的周期。采用位宽为W的存储器，存储(2^r-1)列，每次提取一列进行加扰，到最后一列后再循环到第一列。查表法优点是速度快，复杂度低，但是存储开销非常大，适用于生成多项式阶数较低的场合。但是随着移动通信发展，扰码序列的生成多项式已经变的更加复杂，比如***移动通信LTE中，扰码序列的生成多项式已经达到了31阶，查表法已经不再适用。

矩阵法采用矩阵状态机转移的方式，通过多个一步转移矩阵的自乘，得到多步转移矩阵，从而能够一次实现多个状态机的更新，实现了扰码并行化。矩阵法适合基于寄存器组的硬件实现。然而，虽然矩阵法理论上能够实现任意的并行度，但是由于需要实现矩阵状态机转移，矩阵法扰码生成装置中某些寄存器单元之间的反馈往往较为复杂，导致生成扰码字时某些扰码位的延时较长，由于木桶效应，生成整个扰码字的延时也较长，进而导致***的整体运行频率降低。当扰码阶数较高(例如31阶的LTE***的扰码)，并行度较高时，上述缺陷尤为明显。另外，矩阵法也不适合SIMD(单指令多数据)DSP实现，在需要新的扰码时，往往需要专用的硬件，通用性较弱。

采样法是对扰码序列进行采样，将原扰码序列分解为w个抽样序列(即子序列)，每个抽样序列均设计独立的生成单元，并在同一时钟周期输出一位扰码，这样w个抽样序列就能够在一个时钟周期输出w位扰码，从而提高扰码生成速率。采样法优点是并行度可以很高，扰码序列生成速度可以很快，但是每个独立生成单元都需要独立的资源，资源开销很大，并且每个独立生成单元需要各自计算初始值，这样导致初始值的实现复杂度也较大。

发明内容

本发明的目的是提供了一种能够克服上述现有技术缺陷的M序列并行产生方法和装置。

根据本发明的一个方面，提供了一种M序列并行产生方法，包括下列步骤：

1)获取M序列的递推公式，确定并行度w，输入初始的M序列位；

2)同步读取w组已知M序列位作为输入数据，根据递推公式同步进行w路递推计算，得到原先未知的w个M序列位；其中，一组已知M序列位对应于一路递推计算的递推公式右侧的各个幂次项；

3)记录步骤2)所计算出的w个M序列位并将这w个M序列位同步输出，然后重新执行步骤2)以计算出下一组的w个M序列位。

其中，所述步骤1)中，所述并行度w不大于最大并行度P＝r-q，其中r表示所述递推公式的阶数，q表示递推公式的右侧最高幂次项的序号。

其中，所述步骤1)中，所述M序列为LTE协议中的第一M序列或者LTE协议中的第二M序列。

根据本发明的另一方面，还提供了一种用于实现前述M序列并行产生方法的M序列并行产生装置，假设M序列的递推公式的阶数为r，递推公式的右侧最高幂次项的序号为q，则所述M序列并行产生装置包括r个寄存器和w个递推运算单元，其中w不大于最大并行度P＝r-q；

r个所述寄存器分别记为：0～r-1号寄存器，每个寄存器均包括输出端、输入端和时钟端，w个递推运算单元分别记为：0～w-1号递推运算单元；

其中，所对应幂次项系数不为0的第i～i+q号寄存器的输出端与第i号寄存器的输出端同时接入到第i号递推运算单元的输入端，第i号递推运算单元用于完成第i路递推公式的运算，且第i号递推运算单元的输出端连接第i+r-w号寄存器的输入端，形成第一组反馈连线，其中i是0至w-1的整数枚举；

第j+w号寄存器的输出端连接第j号寄存器的输入端，形成第二组反馈连线，其中j是0至r-w-1的整数枚举。

其中，所述0～w-1号寄存器的输出端作为M序列位的输出端。

其中，所述0～w-1号寄存器每个周期并行输出w位M序列码。

根据本发明的又一方面，还提供了另一种方法M序列并行产生方法，所述M序列并行产生方法基于具有SIMD结构的向量DSP实现，其中，M序列的递推公式的阶数为r，递推公式的右侧最高幂次项的序号为q，则DSP中向量指令的向量长度为w，w不大于最大并行度P＝r-q，其中，r、q、w均为自然数；

所述M序列并行产生方法包括下列步骤：

1)通过多次向量读取指令分别从内存中读取w组已知M序列位至至少两个读入数据向量寄存器，其中，每个所述读入数据向量寄存器接收w个已知M序列位；

2)然后通过向量异或操作指令对所述的至少两个读入数据向量寄存器中的数据进行异或操作得到w个新M序列位，并将向量异或操作结果写入输出数据向量寄存器；

3)通过向量存储指令将输出数据向量寄存器的数据缓存至内存中的相应位置，然后返回步骤1)，开始进行下一组M序列位的计算。

其中，所述M序列为LTE协议中的第一M序列或者LTE协议中的第二M序列。

其中，所述步骤3)还包括：在通过向量存储指令将输出数据向量寄存器的数据缓存至内存中的相应位置的同时，将内存中所缓存的w个M序列位输出。

与现有技术相比，本发明具有下列技术效果：

1、本发明的M序列生成方案并行度较高，反馈简单，初始化简单，既适合硬件实现也适合基于DSP的软件实现。

2、本发明的M序列生成方案特别适合于高速率，高并行度，高阶数的扰码生成。

附图说明

图1是M序列并行产生方法示意图；

图2示出了根据本发明一个实施例所提供的一种扰码序列并行产生装置的结构示意图；

图3示出了该装置根据本发明另一个实施例所提供的一种扰码序列并行产生装置的程序指令执行示意图。

具体实施方式

现有技术中，扰码序列既可以串行生成，也可以并行生成。而在串行生成技术中，通常是基于递推公式，用已知的扰码位来对推未知的新的扰码位，并将新的扰码位逐个输出。本案发明人对串行扰码的递推公式进行深入研究，将递推公式转用于并行扰码序列生成装置，进而提出了一种并行扰码序列生成方案，相对于传统的并行扰码技术，该方案反馈简单，初始化简单，既适合硬件实现也适合基于软件DSP的软件实现，特别适合于高速率，高并行度，高阶数的扰码生成。为了便于理解，下面首先介绍用于生成扰码序列的递推公式。

如前文所述，扰码序列通常由伪随机序列M序列构成。在数学上可以用本原多项式表示伪随机序列M序列，通过本原多项式可以用递推的方法生成M序列，因此该多项式又称为M序列的生成多项式。一个通用的生成多项式可表示为：

f(x)＝x^r+c_r-1x^r-1+…+c₁x+1

其中r是生成多项式阶数，c_i是生成多项式中每一项的系数，i＝1,2,…，r-1；且c_i∈{0,1}。该多项式能够生成以2^r-1为周期的M序列。该生成多项式对应于递推公式：

x(n+r)＝c_r-1x(n+r-1)+…+c₁x(n+1)+x(n),n＝0,1,2,…,N

其中r是生成多项式阶数，c_i是生成多项式中每一项的系数，且c_i∈{0,1}，N是所要生成的M序列的长度，其中生成多项式各项之间的“+”表示“模2加”操作，也可以用“^”符号，即“异或”符号来表示同样的操作。

发明人对目前常用的M序列生成多项式进行深入分析，发现一般M序列生成***中，生成多项式系数中往往仅有前q个有值，而其余系数为0，即c₁，c₂,…,c_q有值，而c_q+1，c_q+2,…,c_r-1全为0。使用这个性质实现扰码序列的并行化，其最大并行度P＝r-q，其中q等于系数为1的最高幂次项对应的序号。

下面结合本发明的一个用于实现LTE***的扰码生成的实施例对本发明做进一步地描述。

根据本发明的一个实施例，提出了一种扰码序列的并行生成方法，包括下列步骤：

步骤1：获取M序列的递推公式x(n+r)＝c_qx(n+q)^…^c₁x(n+1)^x₁(n)，确定并行度w。其中符号“^”表示“异或”运算(即“模2加”运算)。本步骤中，还生成扰码序列的r个初始值，即生成初始化序列。

LTE中采用两路M序列异或操作产生扰码序列，首先以其中第一路M序列为例进行说明，LTE协议中第一M序列的递推公式是：

x(n+31)＝x(n+3)^x(n),n＝0,1,…,N

分析递推公式，可以看出LTE协议中第一M序列的阶数r等于31，最高幂次项的序号q等于3，最大并行度P为28。假设实际***中采用的并行度为w，那么就需要保证w不大于28。

另一方面，在本实施例中，LTE第一M序列给出了31个初始值，而LTE协议的实际应用中，需要的M序列是从M序列的第1600个开始的，因此序列中前1600个是没用的，如果对这1600个数值进行输出会造成浪费。本实施例中，在进行M序列产生前，先直接根据31个初始值利用递推公式进行迭代计算推导出从第1600开始的31个值。然后用推导出的31个值作为初始值输入硬件或者软件进行M序列产生，从而节省了产生M序列的相关资源。

步骤2：同步读取w组已知扰码位(本文中扰码位实际上就是指M序列的位，即M序列码)作为输入数据，根据递推公式同步进行w路递推计算，得到未知的w个扰码位。其中，每组已知扰码位对应于一个未知的扰码位。本发明中，将用于生成扰码的M序列中的数据位称为扰码位。下面举例说明。

当LTE协议中第一M序列采用的并行度w为16时，相应的多路递推公式如下：

参考上述多路递推公式，每组输入数据是序号差为3的两个扰码位，例如：x(n+3)、x(n)是作为输入数据的第1组已知扰码位，x(n+4)、x(n+1)是作为输入数据的第2组已知扰码位，x(n+18)、x(n+15)是作为输入数据的第16组已知扰码位，每轮递推计算需要同步读取16组扰码位作为输入数据，在一轮并行化递推计算完成后，将获得x(n+31)至x(n+46)这16个新的扰码位。

当LTE协议中第一M序列采用的并行度w为28时，则多路递推公式如下：

依据该多路递推公式进行并行化递推计算的方案与w＝16时类似，此处不再赘述。

可以看出，对应于一般***，能够得出一般化的多路递推公式：

其中r是生成多项式系数，c_q是生成多项式中系数为1的最大幂次项系数，c_q恒等于1，w是实际采用的并行度，最大并行度P＝r-q，w不大于P，所以w+q不大于r。

依据该一般化的多路递推公式进行并行化递推计算的方案与w＝16时类似，此处不再赘述。

步骤3：记录所计算出的w个扰码位并将这w个扰码位同步输出，重新执行步骤2读取下一轮递推计算的输入数据。

不断执行上述步骤2、3，即可持续地并行生成和输出扰码。

上述扰码序列的并行生成方法中，对于每轮运算，w路运算的递推式完全一致，因此在硬件实现时w路运算可使用相同的连线方式及运算单元，这样，生成w位新扰码的延时相同，能够避免因木桶效应而限制硬件频率，有助于进一步提高并行扰码的生成速率。另一方面，并行的数据将会经历相同的运算与存储，因此上述扰码序列的并行生成方法也很容易使用向量指令进行编程实现，因此适合于在具有SIMD结构的向量DSP中实现。

进一步地，图2示出了根据本发明一个实施例所提供的一种扰码序列并行产生装置的结构示意图，该实施例为实现LTE***中第一路M序列的扰码序列并行产生装置。本实施例中，扰码序列并行产生装置包括31个寄存器，图2中从上至下编为0至30号寄存器。其中，每个寄存器的D端为输入端，Q端为输出端，CLK端为时钟输入端口，整个装置符合时序逻辑，每当一个时钟周期结束，寄存器Q端的数据会更新为D端的数据。异或功能是由组合逻辑单元完成的，由于LTE***中第一路M序列的递推公式仅含一次异或运算，因此可认为递推运算即时生效。

参考图2，对基于这种寄存器与异或电路的硬件设计描述如下：首先，对于硬件设计的结构，由于本实施例中M序列的阶数为r(r＝31)，故硬件设计中需要的寄存器长度也为r(即31)，并对寄存器编号设定为0～r-1(即0～30)。其次，对于硬件设计的连线，由于递推公式右侧最高幂次项的序号为q(本实施例中q＝3)，故需要将寄存器编号相差q(即3)的寄存器输出端进行异或连线，所需要进行异或的寄存器数量取决于所设计的并行度。再次，对于硬件设计的输出，由于所设计的硬件并行度为w(w＝16)，故利用寄存器0～w-1(即0～15)和寄存器q～w+q-1(即3～18)的数值进行异或，经过一个时钟周期，便可以同时输出w(即16)个扰码位。最后，对于硬件设计的反馈，由于所设计的硬件并行度为w(w＝16)，故需要将寄存器w～r-1(即16～30)的值赋给寄存器0～r-w-1(即0～14)，同时需要将输出的w(即16)个bit反馈给编号为r-w～r-1(即15～30)的寄存器。在这样的硬件设计中，可以保证1个时钟周期产生w个运算结果与w路反馈，从而能够并行实现扰码序列产生。第二M序列的硬件或者软件实现和第一M序列原理一致，这里不再赘述。

基于图2的实施例，可以进一步得出一般化的基于递推公式的并行扰码硬件实现方案。

假设一般化的多路递推公式如下：

其中r是生成多项式系数，c_q是生成多项式中系数为1的最大幂次项系数，c_q恒等于1，w是实际采用的并行度，最大并行度P＝r-q，w不大于P，所以w+q不大于r。

基于上述一般化的多路递推公式，结合参考图2的实施例，对应的一般化的扰码序列并行产生装置包括r个寄存器和w个递推运算单元。r个寄存器分别记为：0～r-1号寄存器，每个寄存器均包括Q端(输出端)、D端(输入端)和CLK端(时钟端)。w个递推运算单元分别记为：0～w-1号递推运算单元，用于完成模二加操作。

其中，所对应幂次项系数不为0的第i～i+q号寄存器的Q端与第i号寄存器的Q端同时接入到第i号递推运算单元的输入端，i是0至w-1的整数枚举，q是M序列递推公式中系数不为0的最高幂次项对应的序号。第i号递推运算单元用于完成第i路递推公式的运算，且第i号递推运算单元的输出端连接第i+r-w号寄存器的D端，形成第一组反馈连线。另一方面，第j+w号寄存器的Q端连接第j号寄存器的D端，形成第二组反馈连线。其中j是0至r-w-1的整数枚举。

另外，本实施例中，0～w-1号寄存器的Q端作为扰码位的输出端，每个周期并行输出w位扰码。在另一实施例中，也可以用0～w-1号递推运算单元的输出端作为扰码位的输出端。

上述实施例中，由于生成w位新扰码的延时相同，因此能够避免因木桶效应而限制硬件频率，有助于进一步提高并行扰码的生成速率。

根据本发明的另一个实施例，提供了一种利用SIMD结构的向量DSP基于程序实现LTE***中第一路M序列的并行扰码序列产生，图3示出了该装置的程序指令执行示意图。对于并行化软件编程来说，需要软件环境支持向量访存机制与向量运算机制，以本实施例为例，并行度w＝16，应该需要软件环境至少支持向量宽度为16的向量访存与向量计算，即一条软件指令可以从内存中同时读写16个数据，也可以让两个向量寄存器中的16个数据同时参与运算，具有SIMD结构的向量DSP即满足上述要求。利用软件编程，首先，通过两次向量读取指令，每次分别从内存中读取w(即16)个数据至向量寄存器vr1和vr2中，读入vr1和vr2的数据的编号分别为0～w-1(即0～15)和q～w+q-1(即3～18)。其次，通过一条向量异或操作指令，对两个向量寄存器中的w(即16)个数据分别进行异或操作，即可得到长度为w(即16)的部分扰码序列，所得的部分扰码序列存储于另一个向量寄存器vr3中。最后，通过一条向量存储指令，将vr3中的部分扰码序列存储到内存的对应位置。利用本方法进行多次操作，能够并行实现扰码序列产生。

LTE***中第二M序列的硬件或者软件实现和第一M序列原理一致，这里不再累述。

最后应说明的是，以上实施例仅用以描述本发明的技术方案而不是对本技术方法进行限制，本发明在应用上可以延伸为其他的修改、变化、应用和实施例，并且因此认为所有这样的修改、变化、应用、实施例都在本发明的精神和教导范围内。

Claims (9)

1.一种M序列并行产生方法，其特征在于，包括下列步骤：

1)获取M序列的递推公式，确定并行度w，输入初始的M序列位作为初始的已知M序列位集合；

2)从已知M序列位集合中同步读取w组已知M序列位作为输入数据，根据递推公式同步进行w路递推计算，得到原先未知的w个M序列位；其中，一组已知M序列位对应于一路递推计算的递推公式右侧的各个幂次项；

3)将步骤2)所计算出的w个M序列位加入已知M序列位集合，并将这w个M序列位同步输出，然后重新执行步骤2)以计算出下一组的w个未知的M序列位。

2.根据权利要求1所述的M序列并行产生方法，其特征在于，所述步骤1)中，所述并行度w不大于最大并行度P＝r-q，其中r表示所述递推公式的阶数，q表示递推公式的右侧最高幂次项的序号。

3.根据权利要求2所述的M序列并行产生方法，其特征在于，所述步骤1)中，所述M序列为LTE协议中的第一M序列或者LTE协议中的第二M序列。

4.一种用于实现权利要求1所述M序列并行产生方法的M序列并行产生装置，其中，M序列的递推公式的阶数为r，递推公式的右侧最高幂次项的序号为q，则所述M序列并行产生装置包括分别记为0～r-1号寄存器的r个寄存器，以及分别记0～w-1号递推运算单元的w个递推运算单元，其中w不大于最大并行度P＝r-q，且r、q、w均为自然数；

其中，每个寄存器均包括输出端、输入端和时钟端；所对应幂次项系数不为0的第i～i+q号寄存器的输出端与第i号寄存器的输出端同时接入到第i号递推运算单元的输入端，第i号递推运算单元用于完成第i路递推公式的运算，且第i号递推运算单元的输出端连接第i+r-w号寄存器的输入端，形成第一组反馈连线，其中i是0至w-1的整数枚举；

第j+w号寄存器的输出端连接第j号寄存器的输入端，形成第二组反馈连线，其中j是0至r-w-1的整数枚举。

5.根据权利要求4所述的M序列并行产生装置，其特征在于，所述0～w-1号寄存器的输出端作为M序列位的输出端。

6.根据权利要求5所述的M序列并行产生装置，其特征在于，所述0～w-1号寄存器每个周期并行输出w位M序列码。

7.一种M序列并行产生方法，所述M序列并行产生方法基于具有SIMD结构的向量DSP实现，其中，M序列的递推公式的阶数为r，递推公式的右侧最高幂次项的序号为q，则DSP中向量指令的向量长度为w，w不大于最大并行度P＝r-q，其中，r、q、w均为自然数；

所述M序列并行产生方法包括下列步骤：

1)通过多次向量读取指令分别从内存中读取w组已知M序列位至至少两个读入数据向量寄存器，其中，每个所述读入数据向量寄存器接收w个已知M序列位；

2)然后通过向量异或操作指令对所述的至少两个读入数据向量寄存器中的数据进行异或操作得到w个新M序列位，并将向量异或操作结果写入输出数据向量寄存器；

3)通过向量存储指令将输出数据向量寄存器的数据缓存至内存中的相应位置，然后返回步骤1)，开始进行下一组M序列位的计算。

8.根据权利要求7所述的M序列并行产生方法，其特征在于，所述M序列为LTE协议中的第一M序列或者LTE协议中的第二M序列。

9.根据权利要求7所述的M序列并行产生方法，其特征在于，所述步骤3)还包括：在通过向量存储指令将输出数据向量寄存器的数据缓存至内存中的相应位置的同时，将内存中所缓存的w个M序列位输出。