CN105190756A - 电源电压下降保护电路和用于嵌入式fram的方法 - Google Patents

Abstract

本申请公开了通过将调节的电压V_LDO施加到传导性管脚5-1从而避免FRAM？2中的数据损坏。开关SW1被耦合于传导性管脚和FRAM的功率端子之间，从而FRAM电源电压V_FRAM在开关被闭合时等于调节的电压。传导性管脚被耦合至数字电路3的功率端子，从而使得数字电路电源电压V_CORE等于调节的电压。功率中断被检测从而产生了打开开关并且还防止开始FRAM中的新的读取操作和写入操作的中断信号nBORdet。充足的FRAM电源电压由内部电容器C_INT维持，同时在预定间隔期间完成了FRAM中正在进行的读取操作和写入操作。传导性管脚通过开关和传导性管脚之间的键合线电感(L_WIRE)可以被耦合至开关，从而抑制开关和传导性管脚之间的瞬态电流的流动。

Description

电源电压下降保护电路和用于嵌入式FRAM的方法

技术领域

本发明总体涉及FRAM(铁电随机存取存储器)，并且更具体地涉及改进电路和用于防止由于功率中断而导致的FRAM中的数据损坏的方法。

背景技术

FRAM(也被称为FeRAM)通常被认为是非易失性的，这是因为即使FRAM的运行功率被中断，FRAM仍然持续存储数据。FRAM本质上特征在于破坏性读出，这意味着任何时候FRAM存储器经历读取操作，其存储的信息被损坏，并且因此对应的读出信息应被重写入该FRAM存储器单元中。

被施加到FRAM的功率可以被中断，即，可能经历转换到可接受范围外的水平，其原因在于被施加到包含FRAM的***的总功率的破坏。被施加到FRAM的功率还可以在如下的某些情况下被中断：如果存在封装管脚(packagepin)到接地或焊盘到接地的外部短路；或可能地如果某人以导致中断施加到FRAM的功率的方式成功地侵入了包含FRAM的***。如果施加到FRAM的功率被中断的同时出现平常的存储器读取和写入操作，则存储在FRAM中的数据将被损坏并且将永久性地遗失。作为示例，如果施加到FRAM以及相关联的读取/写入/重写入电路***的运行功率电源电压V_FRAM等于1.8伏特，并且如果在功率中断V_FRAM下降到大约1.6伏特以下期间，涉及任何正在进行的读取操作和写入操作的数据将被损坏。

参考图1A，包括嵌入式FRAM2的已知***1A还包括数字核心逻辑3，该数字核心逻辑3以双向总线11的方式被耦合到FRAM2。数字核心逻辑3以双向数据和控制总线14的方式被耦合至外部数字***(未示出)。FRAM2和数字核心逻辑3两者由在导线4-1上的还可以被称为V_FRAM的电源电压V_CORE来供电，数字核心逻辑3通过数字总线13被耦合至时钟生成和控制电路10。导线(conductor)4-1被耦合至集成电路芯片上的传导性集成电路封装盘或管脚5，FRAM存储器***1A被制造在该集成电路芯片上。被施加到数字核心逻辑3和FRAM2的期望的电源电压V_FRAM通过LDO(低压降(LowDropOut))调节器(regulator)电路7而被生成在传导性盘(pad)5上，该传导性盘5的输出端被连接到导线4-3。LDO电压调节器7包括运算放大器8，该运算放大器8具有(+)输入端和(-)输入端，该(+)输入端被耦合至参考电压V_REF并且(-)输入端通过导线9被耦合至包括电阻器R1和电阻器R2的分压器之间的结(junction)上。放大器8的输出端通过导线4-3被连接，从而将调节的输出电压V_LDO施加在电阻分压器R1、R2两端。该调节的输出电压V_LDO从而被施加到传导性盘5上，该传导性盘5通过导线4-1还被连接至FRAM2和数字核心逻辑3。传导性盘5通过导线4-2还被连接至大容量(large)外部旁路电容器。

在该示例中，放大器8由被施加到传导性键合盘6的主电源电压V_SUPPLY来供电。V_REF可以等于1.8伏特，同样VLDO被调节为1.8伏特。因此，还作为数字核心逻辑3的电源电压的FRAM电源电压V_FRAM也等于1.8伏特。C_EXT是非常大容量的，并且C_EXT可以例如等于2.2微法拉。合适的电源中断检测电路15检测电压V_FRAM＝导线4-1上的V_CORE。如果检测到功率中断，则功率中断检测电路15与数字核心逻辑3经由总线11来通信，这使得其运行从而(1)防止触发(initiate)任何新的FRAM读取操作、写入操作、或重写入操作，以及(2)完成在检测到FRAM功率中断之后在预定时间间隔期间内的任何已开始的读取操作和写入操作，由此防止FRAM数据损坏。

图1A所示的***具有的一个问题在于无论V_SUPPLY在何时被中断，1.8伏特的存储器电源电压V_LDO＝V_FRAM将也被中断，这导致涉及FRAM2中任何新的或正在进行的读取操作、写入操作、或重写入操作的FRAM数据的损坏。另一个问题在于无论外部传导性盘或管脚5在何时被意外地短路接地，1.8伏特的存储器电源电压V_FRAM都有可能下降低于1.6伏特，这可能导致涉及在功率中断期间FRAM2中的任何正在进行(on-going)的或随后的读取操作和写入操作的数据损坏。

为了克服在该示例中的上述数据损坏的问题，外部旁路电容器应维持耦合至数字核心逻辑3和FRAM2两者的电源电压V_FRAM超过1.6伏特达一充分长的间隔，例如至少200ns(纳秒)，从而允许完成所有的正在进行的FRAM读取操作和写入操作。在该200ns时间间隔中，数字核心逻辑3和FRAM2使大量的电流从外部旁路电容器C_EXT漏出(drain)，该大量的电流必定是足够大的，以维持V_FRAM超过1.6伏特从而防止了在200ns时间间隔中FRAM2的数据损坏。

现在参考图1B，除了删除了传导性管脚5并且LDO调节器1A的输出电压V_LDO通过导线4-3被直接连接到FRAM2和数字核心逻辑3的电源电压端以外，所示的***1B与图1A所示的***1A基本相同。在这种情况下，图1A的外部存储电容器C_INT被删除，并且替换地内部存储电容器C_INT被耦合在导线4-3和地之间并且被包含在其中***1B被制造的集成电路芯片上。遗憾的是，这种技术是非常昂贵的，其原因在于所需的非常大容量的内部存储电压电容器C_INT要求大量的集成电路面积。

发明内容

本发明的目标在于提供改进的电路和用于防止在意外的电源电压中断期间损坏存储在FRAM中的数据的方法。

本发明的另一目标在于提供更有效率的电路和用于防止在意外的电源电压中断期间损坏存储在FRAM中的数据的方法。

本发明的另一目标在于提供较小花费的电路和用于防止在意外的电源电压中断期间损坏存储在FRAM中的数据的方法。

本发明的另一目标在于提供改进的、更有效率的电路和用于防止在意外的电源电压中断期间损坏存储在FRAM中的数据的方法，其中电路和方法要求比最接近的现有技术明显小的集成电路芯片的面积。

所公开的实施例通过将调节的电压(V_LDO)施加到传导性管脚或盘(5-1)从而避免了FRAM的数据的损坏，其中开关(SW1)被耦合在FRAM的传导性管脚和功率端子之间，从而使得FRAM电源电压(V_FRAM)在开关被闭合(closed)时等于调节的电压。传导性管脚被耦合至数字电路(3)的功率端子，从而使得数字电路电源电压(V_CORE)等于调节的电压。功率中断被检测从而产生打开(open)开关且同时防止触发FRAM中的新的读取操作和写入操作的中断信号(nBORdet)。在通过内部电容器(C_INT)维持了充足的FRAM电源电压的同时在预定间隔期间完成了FRAM中的正在进行的读取操作和写入操作。传导性管脚通过开关和传导性管脚之间的键合线电感(L_WIRE)可以被耦合至开关，从而抑制了它们之间的瞬态电流的流动。

在实施例中，提供了FRAM(铁电随机存取存储器)***，该FRAM***包括FRAM2；耦合至FRAM2的数字电路3用于控制FRAM2中的读取操作和写入操作；耦合到数字电路3的第一电源电压导线4-1，第一电源电压导线4-1被用于将第一电源电压V_CORE施加到数字电路3并且第一电源电压导线4-1还被耦合到传导性管脚5-1，传导性管脚5-1传导第二电源电压V_LDO的传导性管脚5-1并且被耦合至外部电容器C_EXT，从而使得第一电源电压V_CORE的DC值基本上等于第二电源电压V_LDO的DC值。第二电源电压导线4-4被耦合至FRAM2从而将第三电源电压V_FRAM施加FRAM2。开关电路SW1具有第一端子和第二端子，该第一端子通过第二电源电压导线4-4被耦合至内部电容器C_INT，以及该第二端子被耦合至传导性管脚5-1，从而使得第三电源电压V_FRAM的DC值在开关电路SW1被闭合时基本上等于第二电源电压V_LDO的DC值。功率中断检测电路28检测第一电源电压V_CORE的中断，从而响应于中断的检测而产生中断信号nBORdet并且将开关电路SW1断开，并且使得数字电路3响应于中断信号nBORdet运行从而防止触发任何新的读取操作和写入操作，并且完成了任何正在进行的读取操作和写入操作，其中内部电容器C_INT在完成正在进行的读取操作和写入操作期间维持第三电源电压V_FRAM超过预定水平。延迟电路(32)在已经完成正在进行的读取操作和写入操作之后产生用于重置FRAM2的延迟信号nBORdeg(RCdelay)。

在实施例中，开关电路SW1是MOS晶体管，该MOS晶体管的栅极被耦合至功率中断检测电路28的输出端。

在实施例中，第一键合线4-5将开关电路SW1的第二端子耦合至传导性管脚5-1，其中第一键合线4-5具有充分大的电感L_WIRE，以防止第二电源电压导线4-4和传导性管脚5-1之间的高速瞬态信号的传送.

在实施例中，第一电源电压导线4-1通过具有足够大的电感L_WIRE的第二键合线4-6被耦合至传导性管脚5-1，从而防止第一电源电压导线4-1和传导性管脚5-1之间的高速瞬态信号的传送。在一个实施例中，电压调节器7产生第二电源电压V_LDO。电压调节器7接收主电源电压V_SUPPLY，并且电压调节器7的输出端通过第三键合线4-3而被耦合至传导性管脚5-1，第三键合线4-3具有足够大的电感L_WIRE，从而防止电压调节器7和传导性管脚5-1之间的高速瞬态信号的传送。内部电容器C_INT的电容明显(substantially)小于外部电容器C_EXT的电容。内部电容器C_INT在开关电路SWl断开的同时将功率供应给FRAM2。

在实施例中，外部电容器C_EXT在完成正在进行中的读取操作和写入操作期间维持第一电源电压V_CORE超过预定水平。

在实施例中，功率中断检测电路28包括具有第一输入端(+)和第二输入端(-)的第一比较器26，该第一输入端(+)被耦合以接收代表第一电源电压V_CORE的电压，并且该第二输入端(-)被耦合到第一电源电压V_CORE被中断所处的代表第一电源电压V_CORE的值的参考电压V_REF2。功率中断检测电路28包括具有第一输入端(+)和第二输入端(-)的第二比较器30，该第一输入端(+)被耦合以接收代表主电源电压V_SUPPLY的电压，并且该第二输入端(-)被耦合至参考电压V_REF2。

在实施例中，平滑电路***(deglitchingcircuitry)(38,40,44)将毛刺(glitch)从中断信号nBORdet中移除，从而生成对应的平滑中断信号nBORdeglm，第一水平的平滑中断信号被使用以停止到数字电路3的时钟信号输入，从而防止触发任何新的读取操作和写入操作，并且从而使延迟电路32提供FRAM2的预定延迟(例如，200ns)，以便完成正在进行的读取操作和写入操作。

在实施例中，功率中断检测电路28包括门(gate)27，该门27用于执行第一比较器(26)和第二比较器(30)的输出信号的逻辑或(ORing)函数以生成中断信号(nBORdet)。延迟电路***(32)使延迟信号nBORdeg(RCdelay)在中断信号nBORdet的上升沿之后至少大约200ns触发重置FRAM2。

在实施例中，提供了一种用于防止FRAM(铁电随机存取存储器)2中的数据损坏的方法，该方法包括将调节的电源电压V_LDO施加到传导性管脚5-1；将传导性管脚5-1耦合到开关SW1的第一端子并且将开关SW1的第二端子耦合到FRAM2的功率端子4-4，从而使得FRAM电源电压V_FRAM的DC值在开关SW1被闭合时基本等于调节的电源电压V_LDO的DC值，同时还将传导性管脚5-1耦合到控制FRAM2中的读取操作和写入操作的数字电路3的功率端子4-1，从而使得数字电路电源电压V_CORE的DC值基本等于调节的电源电压V_LDO的DC值；检测数字电路电源电压V_CORE的中断以产生中断信号nBORdet，并且响应于该检测，既将开关SW1断开并且又防止在中断期间触发任何新的读取操作和写入操作；以及在预定时间间隔期间(例如，200ns)完成正在进行中的读取操作和写入操作的同时通过内部电容器C_INT的方式保持FRAM电源电压V_FRAM超过预定水平，以及在预定时间间隔期间通过外部电容器C_EXT的方式保持数字电路电源电压V_CORE超过预定水平。

在实施例中，该方法包括通过第一键合线4-5的方式将传导性管脚5-1耦合到开关SW1的第二端子4-4，使得第一键合线4-5的电感L_WIRE防止FRAM2和传导性管脚5-1之间的高速瞬态信号的传送。

在实施例中，该方法包括通过第二键合线4-6的方式将传导性管脚5-1耦合至数字电路3的功率端子4-4，从而使得第二键合线4-6的电感L_WIRE防止数字电路3和传导性管脚5-1之间的高速瞬态信号的传送。

在实施例中，该方法包括通过电压调节器7的方式生成调节的电源电压V_LDO，该电压调节器7响应于主电源电压V_SUPPLY产生调节的电源电压V_LDO，该方法包括通过第三键合线4-3的方式将第二电源电压V_LDO耦合到传导性管脚5-1，第三键合线4-3具有充分大的电感L_WIRE以防止电压调节器7和传导性管脚5-1之间的高速瞬态信号的传送。

在实施例中，该方法包括将代表数字电路电源电压V_CORE的电压与代表数字电路电源电压V_CORE的值的参考电压V_REF2作比较，在参考电压V_REF2处，数字电路电源电压V_CORE被中断。

在实施例中，本发明提供了一种用于防止FRAM(铁电随机存取存储器)2中的数据损坏的***，该***包括装置(7，4-3)、装置(5-3，4-5)、装置(28)和装置(SW1，C_INT，32)，其中装置(7，4-3)用于将调节的电源电压V_LDO施加到传导性管脚5-1；装置(5-3，4-5)用于将传导性管脚5-1耦合至开关SW1的第一端子并且将开关(SW1)的第二端子耦合至FRAM2的功率端子4-4，以使得FRAM电源电压V_FRAM的DC值在开关SW1被闭合时基本等于调节的电源电压V_LDO的DC值，并且装置(5-3，4-5)还用于将传导性管脚5-1耦合至控制FRAM2中的读取操作和写入操作的数字电路3的功率端子4-1，以使得数字电路电源电压V_CORE的DC值基本等于调节的电源电压V_LDO的DC值；装置(28)用于检测数字电路电源电压V_CORE的中断以产生中断信号nBORdet，并且响应于该检测，既将开关(SW1)断开并且又防止在中断期间触发任何新的读取操作和写入操作；装置(SW1，C_INT，32)用于完成正在进行的读取操作和写入操作的同时在预定时间间隔期间(例如，200ns)通过内部电容器C_ENT的方式维持FRAM电源电压V_FRAM超过预定水平，并且装置(SW1，C_INT，32)用于在预定时间间隔期间以外部电容器C_EXT的方式维持数字电路电源电压V_CORE超过预定水平。

附图说明

图1是已知的FRAM存储器***的框图，该FRAM存储器***包括数字核心逻辑、FRAM和用于在主功率中断期间向数字核心逻辑和FRAM提供临时备用功率的大容量外部旁路电容器。

图1B是另一已知的FRAM存储器***的框图，该已知的FRAM存储器***包括数字核心逻辑、嵌入式FRAM和大容量内部旁路电容器，该大容量内部旁路电容器用于在主功率中断期间向数字核心逻辑和嵌入式FRAM提供临时备用功率。

图2是FRAM存储器***的图示，该FRAM存储器***包括FRAM和数字核心逻辑，并且该FRAM存储器***还包括用于在功率中断期间为数字核心逻辑和嵌入式FRAM提供临时备用功率或BOR(电压下降恢复)的改进的电路和改进的技术。

图3是显示与图2中的***相关联的信号的波形的图示。

具体实施方式

所描述的键合线隔离、FRAM电源电压隔离切换以及电源中断检测***运行从而提供了用于防止FRAM存储器***中的数据损坏的快速、有效且低廉的方式。参考图2，包含嵌入式FRAM2的数字***18还包括通过双向总线11而被耦合至FRAM2的数字核心逻辑3。在一个示例中，FRAM2由8位FRAM被组织为8192个字。FRAM2可以是常规的FRAM，FRAM2包括功能为存储并完成执行任何已被触发的读取指令、写入指令和重写入指令的内部逻辑电路，在数字核心逻辑3的操作(通过中止其时钟输入信号)被中止(halt)之前，FRAM2已经从数字核心逻辑3接收到了该读取指令、写入指令和重写入指令。

数字核心逻辑3通过双向数据和控制总线14而被耦合到外部数字***(未示出)。FRAM2由导线4-4上的电源电压V_FRAM来供电，该FRAM2被耦合到P沟道MOS开关晶体管SW1的源极。内部存储电容器C_INT被连接在导线4-4和接地之间。开关晶体管SW1的漏极被连接至传导性键合盘(conductivebondingpad)5-3。键合盘5-3通过具有相关联的电感L_WIRE的键合线4-5被连接至集成电路封装件的外部传导性键合盘或管脚5-1。晶体管SW1的栅极通过导线29被连接至功率中断检测电路28的输出端，该功率中断检测电路28生成"BOR"(电压下降重置(Brown-OutReset))信号nBORdet(参见图3中的波形)。

数字核心逻辑3由导线4-1上的电源电压V_CORE来单独地供电。导线4-1被耦合到其中***18被制造的集成电路芯片上的传导性键合盘5-2。键合盘5-2通过键合线4-6被连接至外部传导性盘或管脚5-1。键合线4-6具有相关联的电感L_WIRE。除了封装管脚5-1和外部存储电容器C_EXT以外图2所示的所有的电路都被包含在单个芯片上。

电源电压V_FRAM的期望值在开关晶体管SW1被导通时被施加到FRAM2。V_FRAM的期望值等于键合盘5-6上的LDO输出电压V_LDO。V_LDO通过键合线4-3被传导至封装管脚5-1，该键合线4-3具有相关联的电感L_WIRE。LDO电压调节器7包括运算放大器8，该运算放大器8具有(+)输入端和(-)输入端，该(+)输入端被耦合至参考电压V_REF1并且该(-)输入端通过导线9被耦合至包括电阻器R1和电阻器R2的分压器之间的结上。放大器8的输出端将调节的输出电压V_LDO施加在电阻分压器R1、R2的两端，从而将反馈提供给放大器8的(-)输入端以便将V_LDO调节为参考电压V_REF1。V_LDO通过键合盘5-6和键合线4-3而耦合以将V_LDO加上或减去键合线4-3的电感L_WIRE两端的任何压降施加给传导性管脚5-1。图2中的每个键合线4-3、4-5和4-6具有相当大量的电感，每个键合线的电感的被表示为L_WIRE。

在该示例中，LDO电路7的放大器8由被施加到传导性键合盘5-4的主电源电压V_SUPPLY来供电。使用LDO7来生成1.8伏特的电源电压是必要的，这是因为数字核心3和FRAM2的电源电压不得超过2.0V。放大器8的(+)输入端上的V_REF1在本示例中等于1.8伏特，因此V_LDO被调节为1.8伏特。因此，FRAM电源电压V_FRAM在开关晶体管SW1被导通时也等于1.8伏特。

传导性管脚5-1通过导线4-2被连接到非常大容量的外部存储/旁路电容器C_EXT，在本示例中该外部存储/旁路电容器C_EXT可以具有大约2.2微法拉的电容。外部存储电容器C_EXT是足够大的以在V_CORE被中断的时间间隔的初始(initial)部分期间为数字核心逻辑3施加负载功率。耦合在V_FRAM导线4-4和接地之间的相对小的存储电容器C_INT容纳了足够数量的电荷从而在V_CORE被中断的同时在200ns的间隔期间为FRAM2提供负载功率。在本示例中，C_INT可以大致上小于现有技术的外部旁路电容器(即，图1A中的C_EXT)的10倍，用于在FRAM***18对存储器电源电压中断的响应期间向FRAM2和数字核心逻辑3施加功率。

为了控制P沟道开关晶体管SW1的栅极，功率中断检测电路28中的快速比较器电路运行以检测V_CORE何时下降到最小FRAM电源电压阈值水平V_THFRAM以下，最小FRAM电源电压阈值水平V_THFRAM在本示例中可以是大约1.7伏特。如果V_CORE下降到低于1.7伏特，则FRAM2和数字核心逻辑3可以不运行，而不引起FRAM2的数据损坏。

功率中断检测电路28包括比较器26，比较器26具有被耦合至分压器的两个电阻器之间的结上的(+)输入端，该分压器被耦合在V_CORE和接地之间。比较器26的(-)输入端被耦合至参考电压V_REF2。比较器26的输出端被连接至与(AND)门27的一个输入端，与门27的输出端被连接至导线29。功率中断检测电路28还包括比较器30，该比较器30具有被耦合至分压器的两个电阻器之间的结上的(+)输入端，该分压器被耦合至V_SUPPLY和接地之间。比较器30的(-)输入端被耦合至V_REF2。比较器30的输出端被连接至与门27的其他输入端。比较器26和30以及与门27由V_FRAM来供电。应该理解的是，对于“负逻辑”，图2中的与门27实际上执行了在比较器26和30的输出端处生成的信号上逻辑或(ORing)函数。因此如果V_CORE和/或V_SUPPLY中的一个下降(如果VSUPPLY下降，这同时会导致V_CORE的下降)，则nBORdet将被生成。

包括比较器26和30和AND门27的BOR(电压下降重置)电路在电源电压V_SUPPLY被中断时必定能够起作用，因此比较器28和30由FRAM电源电压V_FRAM来供电。AND门27也由V_FRAM来供电。BOR电路需要能够通过断开P沟道开关晶体管SW1而将FRAM2与C_EXT隔离。为了实现此，比较器26和30以及与门27运行以生成控制开关晶体管SW1的中断检测信号nBORdet。nBORdet的“平滑(deglitched)”版本nBORdeglm由平滑电路40生成，该平滑电路40包括晶体管38和39、电阻器R3、电容器C1以及反相器44。导线29上的信号nBORdet信号也被施加到P沟道MOS晶体管38的控制电极，该P沟道MOS晶体管38的源极被连接到V_FRAM。晶体管38的漏极被连接到反相器44的输入端并且被连接到电阻器R3和电容器C1的一个端子。

反相器44由V_FRAM来供电。电阻器R3的其他端子被连接到N沟道晶体管39的漏极，N沟道晶体管39的源极被连接到接地。晶体管39的栅极被连接到导线29。电容器C1的其他端子被连接到接地。反相器44的输出端被连接到在其上生成了平滑信号nBORdeglm的导线33。包含电阻器R和电容器C的RC电路32在导线31上生成过滤的或“平滑的”信号nBORdeg(其被表示为“电压下降检测”信号nBORdet)，该电阻器R被耦合在反相器44的输出端33和导线31之间，该电容器C被耦合在导线31和接地之间。

当检测到功率中断时，功率中断检测电路28经由导线29间接地与数字核心逻辑3和FRAM2通信(communicate)，使得数字核心逻辑3和FRAM2运行以便(1)防止任何新的FRAM读取和写入操作被开始(start)，以及(2)完成任何已开始的读取、写入和重写入操作，从而避免损坏，在FRAM2重置前，RC延迟电路32从nBORdet生成nBOR(RCdelay)以生成至少200ns(纳秒/十亿分之一秒)的时间窗，从而确保先前的(在nBORdet的上升沿之前已经开始的)FRAM读取和写入操作被完成，使得FRAM2中没有数据被损坏。RC延迟电路32在nBORdet信号中产生或“***”RC延迟，从而生成了相对于nBORdet信号具有至少200ns的延迟的延迟信号nBORdeg(RCdelay)。

振荡器和时钟生成电路24响应于导线36上的振荡器使能信号nOSC_EN(参见图3)来运行，从而产生高频***时钟信号CLK和导线34上的信号nDIGPUC(参见图3)。导线36上的振荡器使能信号nOSC_EN可以是导线33上的nBORdeglm信号的逻辑补充。信号nDIGPUC通过导线34连接到数字核心逻辑3的重置输入端。或非(NOR)门54具有被连接到信号nBOR(RCdelay)的一个输入端。或非门54的输出端被连接到反相器55的输入端，该反相器55的输出端生成信号FRAM_PORZ，信号FRAM_PORZ用于生成导线35上的FRAM重置信号nBORdeg(FRAM_PORZ)。或非门54和反相器55由V_FRAM来供电。或非门54的其他输入端接收指示FRAM2何时正常运行的信号FRAM_BUSY。

在本示例中，当功率中断检测电路28检测到功率中断事件的启始(onset)时，开关晶体管SW1被断开，并且V_FRAM仅由存储在C_INT中的电荷被维持在大约1.5伏特以上达由延迟电路32确定的至少200ns的时间间隔。C_INT的值被指定从而使得C_INT在维持了V_FRAM的值在约1.5伏特以上至少达200ns的间隔的同时能够供应FRAM2所要求的电流。存储在内部电容器C_INT中的电荷量(即多少电流和电压应由电容器C_INT向FRAM供应达200ns)是已知的数量，由此可以容易地确定所需的C_INT值用于传送维持V_FRAM处于大于1.5伏特的电压至少达200ns的电流量。C_INT可以是例如大体上(roughly)等于2nf(毫微法)。

应当理解的是，响应于LDO7输出电压V_LDO而在导线4-1上生成的V_CORE电源电压通过上述键合线电感L_WIRE明显地隔离瞬态信号对于FRAM2的影响。此外，内部开关晶体管SW1在任何检测到的功率中断期间使导线4-4上的V_FRAM电压与LDO输出电压V_LDO隔离。应当认识到，使用键合线并且键合线键合到管脚5-1和各种片上(on-chip)键合盘的这一事实对于实现FRAM2和由功率中断导致的瞬态功率信号之间所需的隔离是十分重要的。隔离的V_FRAM电源电压导线4-4通过FRAM2实际上减小了存储在C_INT中的电荷上的负载，同时隔离的V_FRAM电源电压导线4-4和V_CORE电源电压导线4-1在开关晶体管SW1被导通时耦合在一起。这是因为无论数字核心逻辑3何时正在切换，各种寄生电容都被充电并且被放电。此外，相关联的大的瞬态电流或瞬时电流由数字核心逻辑3和FRAM2从与电源电压导线4-1和4-4相关联的电容(包括外部电容器C_EXT和内部电容器C_INT)来生成且得到(drawn)。

导线4-4上的电压V_FRAM的键合线隔离由于导线4-4的键合线电感L_WIRE从而明显有效地降低了由数字核心逻辑3的切换所导致的瞬态负载影响。无论何时FRAM2通过开关晶体管SW1被电耦合到外部管脚5-1，快速电源电压瞬态通过键合线电感L_WIRE被抵抗(resist)或阻止，并且这可以避免从C_INT“窃取(stealing)”电荷，这就是为何需要瞬态隔离的一个原因。这是因为键合线的电感L_WIRE抵抗流过其的电流的变化趋向于作用为电流源达短时间。这样的影响为在电感L_WIRE的端子之间提供的电隔离的量达短时间。由于键合线电感L_WIRE抵抗流动经过键合线的电流的改变，因此键合线电感L_WIRE的阻抗是相当高的并且其防止不期望的瞬态电流从一个管脚或键合盘流动到另一管脚或键合盘。无论何时开关SW1需要被断开，在(例如，可以在如果键合盘5-1被短路到接地的情况下发生的)非常短的断开间隔期间发生了什么，键合线电感防止瞬态电流从与各个键合盘/管脚相关联的电容中被“窃取”，这是由于这种瞬态电流被键合线电感L_WIRE阻碍。这是因为键合线电感L_WIRE抵抗了流动经过键合线的电流的任何改变，并且这有效地防止了由于在SW1断开的间隔期间在数字核心逻辑3中出现的切换操作导致的电荷从C_INT中被“窃取”。这是非常重要的，因为这允许内部存储电容C_INT的尺寸被显著地降低。因此，总的集成电路芯片的尺寸以及成本被显著地降低。

图3显示了图2中显示的各种信号的波形。图3中的键合盘5-2和导线4-1上的V_CORE波形的下降和恢复表示由于管脚5-1上的电压的短路(例如，接地)产生的模拟，其中在管脚5-1上施加V_LDO电压。在该示例中，V_CORE经历了功率中断，在功率中断中，V_CORE从其正常的1.8伏特V_LDO水平下降到大约1.55伏特，并且随后V_CORE恢复回到1.8伏特。然而，如图3中所示的导线4-1上的电源电压V_CORE的波形图示了V_CORE的“中断”，这可能由任何数量的不同的原因所导致的。如果V_SUPPLY下降足以使得比较器30的(+)输入端下降到低于1.7伏特，则V_CORE将被中断。通常，LDO电路7生成1.8伏特水平的V_LDO，该1.8伏特水平的V_LDO经由导线4-3、外部封装管脚5-1、键合盘5-2和导线4-1而被传导，从而供应运行功率到数字核心逻辑3。如果开关晶体管SWl导通，则V_LDO还经由键合盘5-3和导线4-4而被传导，从而将功率供应给FRAM2。

在图3中，在功率中断的起始处的V_CORE的下降沿在点“A”达到了1.7伏特阈值水平，V_CORE持续下降，并且随后沿着V_CORE的上升沿恢复。所指示的V_CORE的1.5伏特水平表示最低电源电压水平，数字核心逻辑3和FRAM2两者在该最低电源电压水平处可以可靠地操作，而不至于损坏数据。

只要图2中的功率中断检测电路28检测到V_CORE已经下降到低于阈值V_THFRAM，则P沟道开关晶体管SW1被断开，从而使得FRAM2与下降的V_CORE电源电压电隔离，其中阈值V_THFRAM等于在图3中的点“A”处的1.7伏特。这防止C_INT由下降到低于1.7伏特水平的导线4-1上的V_CORE电压而被放电，从而允许了C_INT将工作电流通过导线4-4供应到FRAM2的同时，在指示的200ns间隔期间甚至是在V_CORE低于其所要求的最低水平时，维持V_FRAM大于1.5伏特。延迟信号nBORdeg(RCdelay)响应于在导线29上生成的nBORdet信号通过延迟电路32中的电阻器R和电容器C而被生成在导线31上。延迟电路32(其包括生成RC延迟的电阻器和电容器)是完整的模拟电路并且其不依赖于数字逻辑。这可能是重要的，因为数字逻辑电路***固有的对功率控制应用来说是不太可靠的，而RC延迟电路32是简单的并且是稳健的。平滑信号nBORdeglm响应于导线29上的nBORdet信号通过电阻器R1和电容器C1、晶体管38和39和平滑电路40的反相器44而被产生在导线33上。

作为nBORdeglm的逻辑补充的振荡器使能信号nOSC_EN响应于nBORdeglm波形的下降沿且与该nBORdeglm波形的下降沿在同时间出现在图2中的导线36上。信号nOSC_EN可以通过简单的组合逻辑电路来控制用于正常的操作。FRAM重置信号nBORdeg(FRAM_PORZ)通过图2中的或非门54和反相器55来生成。重置数字核心逻辑3的信号nDIGPUC由振荡器和时钟生成电路24而被生成在导线34上。nDIGPUC的下降沿出现在nOSC_EN的上升沿之后，但是nDIGPUC的下降沿出现在nBORdeg(FRAM_PORZ)的下降沿之前。

当检测到较低水平的nBORdeglm时，图2中的振荡器电路***24被停止/中止，并且晶体管开关SW1被打开。停止方框24中的振荡器电路***阻止了数字核心逻辑3访问FRAM2。在nBORdeglm下降沿之前开始的所有的正在进行中的FRAM读取和写入事务已经在重置FRAM2的nBORdeg(FRAM_PORZ)的下降沿之前被完成。当数字核心逻辑3由于方框24中的振荡器被停止的原因而被重置时，数字核心3不可以开始任何新的读取操作和写入操作。然而，FRAM2中的常规电路***在开关SW1被打开的同时保持足够长时间有效，其中由内部存储电容器C_INT经由导线4-4提供电压V_FRAM和电流，以便仍然完成FRAM2中的所有的正在进行中的读取操作和写入操作。

功率中断检测电路28中的比较器电路***生成nBORdet，一旦V_CORE下降到低于由图3中的“A”所标记的1.7伏特阈值点，nBORdet就断开开关晶体管SW1，以将FRAM2耦合到V_CORE。这允许FRAM2利用由C_INT所施加的至少持续下一个200ns的足够的电流和电压继续并且完成任何正在进行中的读取操作和写入操作。

nBORdeglm的下降沿出现在nBORdet将开关晶体管SW1断开的相同的时间处。信号nBORdet被用于生成相对应的平滑信号nBORdeglm，该平滑信号nBORdeglm用于生成nOSC_EN以禁能振荡器和时钟生成电路24，这防止数字核心逻辑3开始FRAM2中的任何新的读取操作和写入操作直到nDIGPUC的上升沿出现之后为止。

从nBORdeglm波形引导至振荡器使能波形nOSC_EN的图3中的弯曲箭头指示了振荡器和时钟生成电路24被禁能并且停止数字核心逻辑3的操作所在的时刻。信号nDIGPUC的下降沿重置数字核心逻辑3。对FRAM2的访问在图3中指示的“FRAM访问”点之后被阻止，并且FRAM2中的进一步的读取操作和写入操作被停止，同时正在进行中的读取操作和写入操作在200ns的间隔期间被完成。随后FRAM2响应于nBORdeg(FRAM_PORZ)的上升沿而被禁能。

在图3中，其他的弯曲箭头从延迟信号nBORdeg(RCdelay)的下降沿引导至重置FRAM2的FRAM重置信号nBORdeg(FRAM_PORZ)的下降沿。

在起始处，即在nBORdet和nBORdeglm信号的下降沿处(图3)，由方框24中的振荡器电路***产生的基于振荡器的时钟信号被中止(即使功率仍然由C_EXT被供应到数字核心逻辑3)。这使得信号nDIGPUC使数字核心逻辑3停止触发任何进一步的FRAM读取操作和写入操作。随后，在接下来的200ns的间隔期间，任何FRAM2中的已被触发的指令通过先前提及的包含在FRAM2中的常规逻辑电路***而被完成。

在V_CORE波形上升回到1.7伏特之后，振荡器和时钟生成电路24通过nOSC_EN的后沿(trailingedge)而被重启。FRAM2通过nBORdeg(FRAM_PORZ)的后沿而被重置，即重新打开(turnedbackon)，并且随后数字核心逻辑3通过nDIGPUC的后沿而被重新启动(restart)。

总的来说，LDO7、FRAM2、和数字核心逻辑3、和LDO7分别通过到外部封装管脚5-1的分开的键合线4-3、4-5和4-6的电容L_WIRE与快速电源电压瞬态电力地隔离。内部开关晶体管SW1被耦合在FRAM2和外部封装管脚5-1之间，并且允许相对小的内部存储电容器C_INT来容纳足够的电荷以在功率中断期间为FRAM2提供运行功率。响应于检测到的功率中断的启始，任何进一步的FRAM读取操作和写入操作通过停止/中止到数字核心逻辑3的时钟信号而都被即时阻止。延迟间隔提供了足够的持续时间用于使任何正在进行中的FRAM读取操作和写入操作能够被完成，同时内部存储电容器C_INT继续将运行功率供应给FRAM2。足够大容量的外部存储电容器C_EXT被提供，从而使得数字核心逻辑3能够执行其正常的功能。

上述原理可以被用于其他类型的易失性RAM(随机存取存储器)。

本领域的技术人员认识到可以对所描述的实施例做出修改，同时在不超出如所要求的本发明的范围的情况下，许多其他的实施例是可能的。

Claims (20)

1.一种集成电路铁电随机存取存储器即FRAM***，其包括：

(a)FRAM；

(b)数字电路，所述数字电路耦合到所述FRAM用于控制所述FRAM中的读取操作和写入操作；

(c)第一电源电压导线，所述第一电源电压导线耦合到所述数字电路，用于将第一电源电压施加到所述数字电路，并且所述第一电源电压导线还耦合到传导第二电源电压并且耦合到外部电容器的传导性管脚，使得所述第一电源电压的DC值基本等于所述第二电源电压的DC值；

(d)第二电源电压导线，所述第二电源电压导线被耦合到所述FRAM，用于将第三电源电压供应给FRAM；

(e)开关电路，所述开关电路具有通过所述第二电源电压导线而耦合至内部电容器的第一端子以及耦合到所述传导性管脚的第二端子，使得所述第三电源电压的DC值在所述开关电路被闭合时基本等于所述第二电源电压的DC值；

(f)功率中断检测电路，所述功率中断检测电路用于检测所述第一电源电压的中断以产生中断信号并且将所述开关电路断开，并且所述功率中断检测电路响应于所述中断的检测用于使所述数字电路响应于所述中断信号而运行，从而防止触发新的读取操作和写入操作，并且从而允许完成所述FRAM中的正在进行的读取操作和写入操作，其中所述内部电容器在完成正在进行中的读取操作和写入操作期间维持所述第三电源电压在预定水平以上；以及

(g)延迟电路***，所述延迟电路***用于在所述正在进行的读取操作和写入操作已经被完成之后产生用于重置所述FRAM的延迟信号。

2.根据权利要求1所述的***，其包括将所述开关电路的第二端子耦合至传导性管脚的第一键合线，其中所述第一键合线具有充分大的电感从而有效地防止所述第二电源电压导线和所述传导性管脚之间的高速瞬态信号的传送。

3.根据权利要求2所述的***，其中所述第一电源电压导线通过第二键合线耦合至所述传导性管脚，所述第二键合线具有充分大的电感从而有效地防止所述第一电源电压导线和所述传导性管脚之间的高速瞬态信号的传送。

4.根据权利要求3所述的***，其包括产生所述第二电源电压的电压调节器。

5.根据权利要求4所述的***，其中所述电压调节器接收主电源电压，并且其中所述电压调节器的输出通过第三键合线耦合到所述传导性管脚，所述第三键合线具有充分大的电感从而有效地防止所述电压调节器和所述传导性管脚之间的高速瞬态信号的传送。

6.根据权利要求1所述的***，其中所述内部电容器的电容基本小于所述外部电容器的电容。

7.根据权利要求6所述的***，其中所述内部电容器在所述开关电路断开的同时将功率供应给所述FRAM。

8.根据权利要求1所述的***，其中所述外部电容器维持所述第一电源电压在完成正在进行的读取操作和写入操作期间大于所述预定水平。

9.根据权利要求1所述的***，其中所述功率中断检测电路包括具有第一输入端和第二输入端的第一比较器，所述第一输入端被耦合以接收代表所述第一电源电压的电压并且所述第二输入端被耦合至所述第一电源电压被中断所处的代表所述第一电源电压的值的参考电压。

10.根据权利要求9所述的***，其中所述功率中断检测电路包括具有第一输入端和第二输入端的第二比较器，所述第一输入端被耦合以接收代表所述主电源电压的电压，并且所述第二输入端被耦合到所述参考电压。

11.根据权利要求1所述的***，其包括平滑电路***用于将毛刺从所述中断信号中移除从而生成对应的平滑中断信号，第一水平的平滑中断信号被使用以停止所述数字电路的时钟，从而防止触发新的读取操作和写入操作，并且从而使延迟电路为所述FRAM提供预定延迟以便完成正在进行的读取操作和写入操作。

12.根据权利要求1所述的***，其中所述开关电路是其栅极耦合至所述功率中断检测电路的输出端的MOS晶体管。

13.根据权利要求10所述的***，其中所述功率中断检测电路包括门，所述门用于执行所述第一比较器和所述第二比较器的输出信号上的逻辑或函数以生成所述中断信号。

14.根据权利要求1所述***，其中所述延迟电路使所述延迟信号在所述中断信号的上升沿之后至少大约200ns触发重置所述FRAM。

15.一种用于防止铁电随机存取存储器即FRAM中的数据损坏的方法，所述方法包括：

(a)将调节的电源电压施加给传导性管脚；

(b)将所述传导性管脚耦合到开关的第一端子并且将所述开关的第二端子耦合至所述FRAM的功率端子，使得FRAM电源电压的DC值在所述开关被闭合时基本等于所述调节电源电压的DC值，并且还将所述传导性管脚耦合到控制所述FRAM中的读取操作和写入操作的数字电路的功率端子，使得数字电路电源电压的DC值基本等于所述调节电源电压的所述DC值；

(c)检测所述数字电路电源电压的中断以产生中断信号，并且响应于该检测，在所述中断期间，既断开所述开关并且又防止触发新的读取操作和写入操作；以及

(d)在预定时间间隔期间通过内部电容器的方式维持所述FRAM电源电压超过预定水平，同时完成正在进行中的读取和写入操作，并且在所述预定时间间隔期间通过外部电容器的方式维持所述数字电路电源电压在预定水平以上。

16.根据权利要求15所述的方法，其中步骤(b)包括通过第一键合线的方式将所述传导性管脚耦合到所述开关的所述第二端子，使得所述第一键合线的电感有效地防止所述FRAM和所述传导性管脚之间的高速瞬态信号的传送。

17.根据权利要求16所述的方法，其中步骤(b)包括通过第二键合线的方式将所述传导性管脚耦合到所述数字电路的功率端子，使得所述第二键合线的电感有效地防止所述数字电路和所述传导性管脚之间的高速瞬态信号的传送。

18.根据权利要求17所述的方法，其中步骤(a)包括响应于主电源电压通过电压调节器产生所述调节的电源电压的方式生成所述调节的电源电压，所述方法包括通过第三键合线的方式将所述第二电源电压耦合到所述传导性管脚，所述第三键合线具有充分大的电感，从而有效地防止所述电压调节器和所述传导性管脚之间的高速瞬态信号的传送。

19.根据权利要求15所述的方法，其中所述方法包括将代表所述数字电路电源电压的电压与代表所述数字电路电源电压的值的参考电压相比较，在所述参考电压处，所述数字电路电源电压被中断。

20.一种用于防止铁电随机存取存储器即FRAM中的数据损坏的***，所述***包括：

(a)用于将调节的电源电压施加给传导性管脚的装置；

(b)用于将传导性管脚耦合到开关的第一端子并且将所述开关的第二端子耦合到所述FRAM的功率端子的装置，使得FRAM电源电压的DC值在所述开关被闭合时基本等于所述调节电源电压的DC值，并且该装置还用于将所述传导性管脚耦合到控制所述FRAM中的读取操作和写入操作的数字电路的功率端子，使得数字电路电源电压的DC值基本等于所述调节的电源电压的所述DC值；

(c)用于检测所述数字电路电源电压的中断以产生中断信号的装置，并且该装置响应于该检测在所述中断期间既断开所述开关并且又防止触发新的读取操作和写入操作；以及

(d)用于在预定时间间隔期间通过内部电容器的方式完成正在进行的读取操作和写入操作的同时维持所述FRAM电源电压超过预定水平的装置，并且该装置在所述预定时间间隔期间通过外部电容器的方式维持所述数字电路电源电压超过预定水平。