CN105188255A - 一种pcb中无分叉的兼容性电路设计方法 - Google Patents

一种pcb中无分叉的兼容性电路设计方法 Download PDF

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关盈
柯华英
翟西斌
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    • H—ELECTRICITY
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Abstract

本发明涉及PCB板电路设计技术领域，特别涉及一种PCB中无分叉的兼容性电路设计方法。本发明通过在主芯片和存储器之间设置冗余电阻来满足不同芯片的时序要求，同时通过在PCB布局过程中使用将冗余电阻的焊盘重合放置的方法来减少PCB走线过程中产生的分叉，提高信号质量。利用本发明，能使PCB板适应不同芯片的时序要求，方便设计初期不同芯片的选型和调试，有利于提高PCB板的利用率，节约成本，同时信号质量大大提升。

Description

一种PCB中无分叉的兼容性电路设计方法
技术领域
本发明涉及PCB板电路设计技术领域，特别涉及一种PCB中无分叉的兼容性电路设计方法。
背景技术
电子产品的设计过程中，由于初期器件选型的不确定性，要求一个设计能同时兼容两个厂家的器件变得越来越普遍，为了节约成本和开发时间，在设计初期，对PCB板的兼容性就进行有效的设计变得越来越重要，同时信号速率越来越高，PCB板上细小的分叉可能严重影响信号质量，因此PCB板的兼容性设计同时还要满足信号完整性的要求。
PCB（PrintedCircuitBoard），中文名称为印制电路板，又称印刷线路板，是重要的电子部件，是电子元器件的支撑体，是电子元器件电气连接的载体。由于它是采用电子印刷术制作的，故被称为“印刷”电路板。
发明内容
为了解决现有技术的问题，本发明提供了一种PCB中无分叉的兼容性电路设计方法，其能够减少时钟信号线上可能出现的分叉，同时满足不同芯片的时序要求。
本发明所采用的技术方案如下：
一种PCB中无分叉的兼容性电路设计方法，是在PCB板的主芯片和存储器之间设置冗余电阻，在PCB布局过程中将冗余电阻的焊盘重合放置。
方法具体包括：
A、在主芯片和存储器之间设置串接的电阻R1和电阻R3，所述的电阻R1和电阻R3之间通过蛇形线连接；
B、在主芯片和存储器之间设置电阻R2；
C、电阻R1的1脚和电阻R2的1脚重叠放置，电阻R2的2脚和电阻R3的2脚重叠放置。
蛇形线的长度根据存储器内需要兼容的分存储器之间的时序参数差异确定。
本发明提供的技术方案带来的有益效果是：
本发明通过在主芯片和存储器之间设置冗余电阻来满足不同芯片的时序要求，根据不同的芯片来确定所需要焊接的电阻。
在PCB布局过程中使用将冗余电阻的焊盘重合放置的方法来减少PCB走线过程中产生的分叉，提高信号质量。
本发明有效解决了PCB走线过程中由于时间信号线分叉出现的信号质量问题，同时能实现不同芯片的兼容设计，有效节约了成本，提高了PCB板的利用效率。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明的一种PCB中无分叉的兼容性电路设计方法的电路原理图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
实施例一
本实施例的一种PCB中无分叉的兼容性电路设计方法，其需要解决的技术问题是：主芯片可同时兼容A存储器和B存储器，通过了解和分析，A存储器和B存储器的时序参数有差异，要满足时序要求，A存储器需比B存储器时钟信号线长500MIL。
实际设计中，主芯片和A存储器的时钟信号线通过电阻R1连接，主芯片和B存储器的时钟信号线通过电阻R2连接，为了满足时序要求，在R1端串联一个0欧姆的电阻R3，R1和R3之间采用蛇形走线，蛇形走线长度为500MIL。
如附图1所示，图1为一种PCB中无分叉的兼容性设计方法的原理框图。当选择存储器A时，物料清单上选择电阻R1和R3，当选择存储器B时，物料清单上选择R2。在具体PCB布局时，电阻R1的1PIN和电阻R2的1PIN重叠放置，电阻R2的2PIN和电阻R3的2PIN重叠放置，电阻R1的2PIN和电阻R3的1PIN之间走500MIL的蛇形线。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (3)

1.一种PCB中无分叉的兼容性电路设计方法，是在PCB板的主芯片和存储器之间设置冗余电阻，在PCB布局过程中将冗余电阻的焊盘重合放置。
2.根据权利要求1所述的一种PCB中无分叉的兼容性电路设计方法，其特征在于，所述方法具体包括：
A、在主芯片和存储器之间设置串接的电阻R1和电阻R3，所述的电阻R1和电阻R3之间通过蛇形线连接；
B、在主芯片和存储器之间设置电阻R2；
C、电阻R1的1脚和电阻R2的1脚重叠放置，电阻R2的2脚和电阻R3的2脚重叠放置。
3.根据权利要求1所述的一种PCB中无分叉的兼容性电路设计方法，其特征在于，所述蛇形线的长度根据存储器内需要兼容的分存储器之间的时序参数差异确定。
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