CN105164800A - 集成的硅和iii-n半导体器件 - Google Patents
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Abstract
集成的硅和III-N半导体器件可以通过在具有第一取向的第一硅衬底(100)上生长III-N半导体材料(102)来形成。具有不同的第二取向的第二硅衬底(106)具有在硅器件膜(110)与载体晶片(112)之间的释放层(108)。硅器件膜(110)附接到III-N半导体材料，同时硅器件膜(110)通过释放层(108)连接到载体晶片(112)。载体晶片(112)随后被从硅器件膜(110)上去除。第一多个组件被形成在硅器件膜之中和/或之上。第二多个组件被形成在暴露区域中的III-N半导体材料之中和/或之上。在替代的工艺中，可以在集成的硅和III-N半导体器件中的硅器件膜与III-N半导体材料之间设置介电夹层。
Description
技术领域
本申请涉及集成的硅和III-N半导体器件。
背景技术
一种集成的硅和III-N半导体器件可以具有诸如形成于硅中的金属氧化物半导体(MOS)晶体管的电子组件，以及诸如氮化镓场效应晶体管(GaNFET)的其他电子组件或者诸如形成于III-N半导体材料中的光电探测器、发光二极管(LED)或激光器的光电子组件，其中所述硅和III-N半导体材料被设置在共同衬底上。在制造硅和III-N半导体材料中的组件之前，可能期望将硅和III-N半导体材料集成在共同衬底上。
发明内容
一种集成的硅和III-N半导体器件可以通过在具有第一取向的第一硅衬底上生长III-N半导体材料来形成。具有不同的第二取向的第二硅衬底被离子注入分离核素(species)以在第二硅衬底的顶表面处的硅器件膜与在第二硅衬底的底部处的载体晶片之间形成释放层。硅器件膜附接到III-N半导体材料，同时硅器件膜通过释放层连接到载体晶片。载体晶片随后被从硅器件膜去除。然后，硅器件膜被键合到III-N半导体材料。第一多个组件被形成在硅器件膜之中和/或之上。硅器件膜的一部分被去除以暴露III-N半导体材料。第二多个组件在暴露的区域中形成在III-N半导体材料之中和/或之上。
在可替代的工艺中，在附接步骤之前，可以在硅器件膜上和/或III-N半导体材料上形成介电夹层，使得该介电夹层被设置在该集成的硅和III-N半导体器件中的硅器件膜与III-N半导体材料之间。
附图说明
图1A-图1H以连续的制造阶段描绘了一种集成的硅和III-N半导体器件的形成。
图2A-图2F以连续的制造阶段描绘了另一种集成的硅和III-N半导体器件的形成。
图3A-图3D是在连续的制造阶段中的又一种集成的硅和III-N半导体器件的剖面图。
具体实施方式
以下申请描述了相关的主题并且通过引用合并于此：申请号US13/886,378；US2014/0042452A1；申请号US13/886,429(同时提交的对应的PCT申请TI-71209WO)；申请号US13/886,688(同时提交的对应的PCT申请TI-72417WO)；申请号US13/886,709；以及申请号US13/886,744(同时提交的对应的PCT申请TI-72605WO)。
III-N半导体材料是这样一种材料，其中III族(硼族)元素(硼、铝、镓、铟)提供了半导体材料中的一部分原子，而氮原子提供了其余部分的原子。III-N半导体材料的示例是氮化镓、氮化硼镓、氮化铝镓、氮化铟和氮化铟铝镓。可以用可变下标来书写III-N材料以指示可能的化学计量范围。例如，氮化铝镓可以被写成AlxGa1-xN，并且氮化铟铝镓可以被写成InxAlyGa1-x-yN。GaNFET是包括III-N半导体材料的场效应晶体管的示例。
图1A-图1H以连续的制造阶段描绘了一种集成的硅和III-N半导体器件的形成。
图1A示出具有第一晶体取向(例如111取向)的硅单晶第一衬底100。在第一衬底100的顶表面上形成III-N半导体材料的层堆叠102。第一晶体取向可以被选择为有利于III-N半导体材料的层堆叠102的生长。例如，III-N半导体材料的层堆叠102可以包括形成于第一衬底100的顶表面上的100-300纳米氮化铝的不匹配隔离层以及1至7微米AlxGa1-xN的分级层的缓冲层，该III-N半导体材料的层堆叠102在不匹配隔离层处是富铝的并且在缓冲层的顶表面处是富镓的。在该示例的一些版本中，III-N半导体材料的层堆叠102还可以包括形成于缓冲层上的300至2000纳米的半绝缘氮化镓的电隔离层以及形成于该电隔离层上的25至1000纳米的氮化镓的低缺陷层。
在该示例的进一步版本中，III-N半导体材料的层堆叠102还可以包括形成于低缺陷层上的屏障层。例如，该屏障层可以是8至30纳米的AlxGa1-xN或InxAlyGa1-x-yN。例如，屏障层中的III族元素的成分可以是24％至28％的氮化铝和72％至76％的氮化镓。在低缺陷层上形成屏障层会在屏障层正下方的低缺陷层中产生具有例如1×1012cm-2至2×1013cm-2的电子密度的二维电子气。III-N半导体材料的层堆叠102还可以包括可形成于屏障层上的2至5纳米的氮化镓的可选的盖层。
在图1B中，在二维电子气形成于III-N半导体材料的层堆叠102中的当前示例的版本中，隔离区104被形成在为随后的硅膜所限定的区域中。隔离区104的形成可以包括从III-N半导体材料的层堆叠102去除材料，使得在隔离区104中二维电子气被破坏，如图1B所描述。可替代地，隔离区104的形成可以包括离子注入掺杂剂，使得在隔离区104中二维电子气被破坏。
在图1C中，在从隔离区104中的III-N半导体材料的层堆叠102去除材料的当前示例的版本中，介电材料被形成于隔离区104中并且随后被平面化以与III-N半导体材料的层堆叠102的顶表面基本共面，如图1C所描述。例如，介电材料可以是使用四乙基原硅酸酯通过等离子增强化学气相沉积(PECVD)工艺形成的二氧化硅，四乙基原硅酸酯也被称为四乙氧基甲硅烷或TEOS。
在图1D中，提供具有第二晶体取向的第二硅衬底106，第二晶体取向不同于第一衬底100的第一取向。例如，第二晶体取向可以是(100)。裂解的核素(诸如氢)被以足够的剂量和能量离子注入到第二硅衬底106内以形成分离层108，该分离层108被设置在硅器件膜110与第二硅衬底106的载体部分112之间。第二晶体取向可以被选择以提高随后在硅器件膜110中形成的组件的性能。例如，硅器件膜110可以是2至5微米厚。裂解的核素可以是针对2微米厚的硅器件膜110以225KeV的能量至针对5微米厚的硅器件膜110以450KeV的能量以5×1016cm-2至2×1017cm-2的剂量注入的氢。在形成分离层108之后，硅器件膜110可以在过氧化氢和氢氧化氨的混合水溶液中进行清洗。
在图1E中，实行键合操作，其中硅器件膜110至少部分地附接到III-N半导体材料的层堆叠102。例如，该键合操作可以包括在0.8兆帕至1兆帕的压力和400℃至420℃下将硅器件膜110和III-N半导体材料的层堆叠102压在一起。在该键合操作期间，第二硅衬底106的载体部分112通过分离层108保持附接到硅器件膜110。
在图1F中，实行分离过程，其在分离层108处将载体部分112和硅器件膜110分开，留下硅器件膜110键合到III-N半导体材料的层堆叠102。该分离过程可以包括将载体部分112加热到450℃以上。在该分离过程中，硅器件膜110与III-N半导体材料的层堆叠102之间的键合可以变得更强。第一衬底100保持附接到III-N半导体材料的层堆叠102。
在图1G中，在III-N半导体材料的层堆叠102中用于随后形成组件的区域中去除硅器件膜110的一部分，留下硅器件膜110中的多个区在适当的位置以用于随后在硅器件膜110中形成组件。例如，通过形成暴露出要被移除的那部分硅器件膜110的光刻胶蚀刻掩模，并且在暴露的区域执行硅蚀刻工艺以去除硅，可以去除该部分硅器件膜110。用于去除硅器件膜110的一部分的其他工艺也在当前示例的范围内。在当前实施例的一些版本中，在去除硅器件膜110的该部分之后，可以在III-N半导体材料的层堆叠102上形成III-N材料的额外层。
在图1H中，在硅器件膜110之中和/或之上形成第一多个组件114。例如，第一多个组件114可以包括图1H中所描述的MOS晶体管。其他组件诸如双极结型晶体管、二极管和电阻器也在当前示例的范围内。在III-N半导体材料的层堆叠102之中和/或之上形成第二多个组件116。例如，第二多个组件116可以包括图1H中所描述的GaNFET。其他组件诸如光电探测器、LED或激光器也在当前示例的范围内。集成的硅和III-N半导体器件118包括硅器件膜110中的第一多个组件114和III-N半导体材料的层堆叠102中的第二多个组件116两者的实例。在图1H中以虚线示出集成的硅和III-N半导体器件118的轮廓。可以使用划线、切割或其他分割工艺将集成的硅和III-N半导体器件118分开。使用参考图1A到图1H所描述的工艺形成集成的硅和III-N半导体器件118与其他工艺相比可以有利地提供较低的制造成本和复杂度，在其他工艺中III-N半导体材料的层堆叠102被转移到与III-N半导体材料的层堆叠102初始形成于其上的衬底不同的衬底。
图2A-2F以连续的制造阶段描绘了另一个集成的硅和III-N半导体器件的形成。在图2A中，提供具有第一晶体取向(例如111取向)的硅单晶第一衬底200。在第一衬底200的顶表面上形成III-N半导体材料的层堆叠202，如参考图1A所描述。隔离区104可以形成于为随后的硅膜所限定的区域中，如参考图1B和图1C所描述。介电材料的第一层间膜220可以被形成在III-N半导体材料的层堆叠202上方，并且就本发明而言是在隔离区104上方。例如，第一层间膜220可以是通过旋涂甲基倍半硅氧烷(MSQ)且随后烘烤出溶剂并使介电材料退火来形成的10至100纳米的基于二氧化硅的介电材料。其他介电材料和用于第一层间膜220的其他形成工艺也在当前示例的范围内。
在图2B中，提供具有第二晶体取向(例如，100)的第二硅衬底206，该第二晶体取向不同于第一衬底200的第一取向。分离层208形成于硅器件膜210与第二硅衬底206的载体部分212之间，如参考图1D所描述。介电材料的第二层间膜222可以形成于硅器件膜210上。可以如参考第一层间膜220所描述的那样形成第二层间膜222。在当前示例中，在进行到随后的键合步骤之前形成第一层间膜220和第二层间膜222中的至少一个以及可能形成两者。
在图2C中，实行键合操作，其中硅器件膜210通过第一层间膜220和/或第二层间膜222发明至少部分地键合到III-N半导体材料的层堆叠202。该键合操作可以类似于参考图1E所描述的键合操作。在键合操作期间，第二硅衬底206的载体部分212通过分离层208保持附接到硅器件膜210。
在图2D中，实行分离过程，其将载体部分212与硅器件膜210分开，留下硅器件膜210通过第一层间膜220和/或第二层间膜222发明键合到III-N半导体材料的层堆叠202。该分离过程可以包括将载体部分212加热到450℃以上。在该分离过程中，硅器件膜210、第一层间膜220和/或第二层间膜222以及III-N半导体材料的层堆叠202之间的键合可以变得更强。
在图2E中，在III-N半导体材料的层堆叠202中用于随后形成组件的区域中去除硅器件膜210的一部分和下衬的第一层间膜220和/或第二层间膜222发明，留下硅器件膜210的多个区和下衬的第一层间膜220和/或第二层间膜222在适当的位置以用于随后在硅器件膜210中形成组件。例如，可以去除硅器件膜210的一部分和下衬的第一层间膜220和/或第二层间膜222，如参考图1G所描述。在当前实施例的一些版本中，在去除硅器件膜210的一部分和下衬的第一层间膜220和/或第二层间膜222之后，III-N材料的额外层可以被形成于III-N半导体材料的层堆叠202上。
在图2F中，第一多个组件214形成在硅器件膜210之中和/或之上，并且第二多个组件216形成在III-N半导体材料的层堆叠202之中和/或之上，如参考图1H所描述。集成的硅和III-N半导体器件218包括硅器件膜210中的第一多个组件214和III-N半导体材料的层堆叠202中的第二多个组件216两者的实例。在图2F中以虚线示出集成的硅和III-N半导体器件218的轮廓。使用第一层间膜220和/或第二层间膜222形成的集成的硅和III-N半导体器件218与其中硅器件膜210被直接键合到III-N半导体材料的层堆叠202的结构相比，可以提供包括硅器件膜210和III-N半导体材料的层堆叠202的更坚固的结构。
图3A-图3D是在连续的制造阶段中的又一种集成的硅和III-N半导体器件的剖面图。
在图3A中，集成的硅和III-N半导体器件318形成于硅第一衬底300上，其中III-N半导体材料的层堆叠302形成于第一衬底300上。硅器件膜310可能通过可选的介电材料的层间膜320键合到III-N半导体材料的层堆叠302。硅器件膜310具有不同于第一衬底300的晶体取向。第一多个组件314至少部分地形成在硅器件膜310之中和/或之上。隔离区可以形成在第一多个组件314下方的III-N半导体材料的层堆叠302中。
在图3B中，蚀刻掩模324形成于第一多个组件314上方。例如，蚀刻掩模324可以包括通过光刻工艺形成的光致抗蚀剂。实行硅膜蚀刻工艺，其从由蚀刻掩模324暴露的区域中的硅器件膜310去除硅。就本发明而言，还去除由蚀刻掩模324暴露的区域中的层间膜320。在完成硅膜蚀刻工艺之后，可以去除蚀刻掩模324。
在图3C中，外延阻挡层(blockinglayer)326形成于第一多个组件314上方，并且为了III-N半导体材料的随后外延生长而暴露出III-N半导体材料的层堆叠302的一个区域。例如，外延阻挡层326可以包括使用TEOS通过PECVD形成的100至300纳米的二氧化硅。
随后，额外的III-N半导体材料328外延地生长在III-N半导体材料的层堆叠302的暴露区域上。例如，额外的III-N半导体材料328可以包括屏障层(barrierlayer)和氮化镓帽。形成屏障层可以在下衬的氮化镓层中产生二维电子气。在这种情况下，在第一多个组件314下面的III-N半导体材料的层堆叠302中形成隔离区可以不是必需的。
在图3D中，第二多个组件316形成在额外的III-N半导体材料328之中和/或之上。可能在形成第二多个组件316之前去除外延阻挡层326。在硅器件膜310键合到III-N半导体材料的层堆叠302之后形成额外的III-N半导体材料328可以有利地提供第二多个组件316的更高性能，因为额外的III-N半导体材料328不被键合工艺施加应力。
本领域技术人员将理解，可以在权利要求书的保护范围内对所描述的实施例进行修改，并且很多其他实施例是可能的。
Claims (20)
1.一种形成集成的硅和III-N半导体器件的方法，其包括：
提供具有第一晶体取向的硅的第一衬底；
在所述第一衬底的顶表面上形成III-N半导体材料的层堆叠；
提供具有不同于所述第一晶体取向的第二晶体取向的硅的第二衬底；
在所述第二衬底中形成分离层，所述分离层将硅器件膜与所述第二衬底的载体部分分开；
将所述硅器件膜键合到所述III-N半导体材料的层堆叠，使得所述载体部分通过所述分离层保持附接到所述硅器件膜；
在所述分离层处将所述载体部分与所述硅器件膜分开，使得所述第一衬底保持附接到所述III-N半导体材料的层堆叠；
去除所述硅器件膜的一部分，以便暴露出所述III-N半导体材料的层堆叠的一些区域；
在所述硅器件膜之中和/或之上形成第一多个组件；以及
在所述III-N半导体材料的层堆叠之中和/或之上形成第二多个组件。
2.根据权利要求1所述的方法，其进一步包括在所述键合的步骤之前在所述硅器件膜和所述III-N半导体材料的层堆叠中的至少一个上形成介电材料的层间膜的步骤。
3.根据权利要求2所述的方法，其中在所述键合的步骤之前，所述层间膜被形成于所述硅器件膜上。
4.根据权利要求2所述的方法，其中在所述键合的步骤之前，所述层间膜被形成于所述III-N半导体材料的层堆叠上。
5.根据权利要求2所述的方法，其中所述层间膜包括基于二氧化硅的介电材料。
6.根据权利要求1所述的方法，其进一步包括在所述键合的步骤之前在所述III-N半导体材料的层堆叠中形成隔离区的步骤。
7.根据权利要求6所述的方法，其中形成所述隔离区的步骤包括在所述隔离区中离子注入掺杂剂到所述III-N半导体材料的层堆叠中。
8.根据权利要求6所述的方法，其中形成所述隔离区的步骤包括在所述隔离区中从所述III-N半导体材料的层堆叠去除III-N半导体材料。
9.根据权利要求1所述的方法，其中所述第一晶体取向是(111)。
10.根据权利要求1所述的方法，其中所述第二晶体取向是(100)。
11.根据权利要求1所述的方法，其中所述第一多个组件包括金属氧化物半导体晶体管即MOS晶体管。
12.根据权利要求1所述的方法，其中所述第二多个组件包括氮化镓场效应晶体管即GaNFET。
13.一种集成的硅和III-N半导体器件，其包括：
具有第一晶体取向的硅的第一衬底；
设置在所述第一衬底的顶表面上的III-N半导体材料的层堆叠；
设置在所述III-N半导体材料的层堆叠上方的硅器件膜，所述硅器件膜具有不同于所述第一晶体取向的第二晶体取向，所述硅器件膜暴露所述III-N半导体材料的层堆叠的一些区域；
设置在所述硅器件膜之中和/或之上的第一多个组件；以及
在所述暴露的区域中设置在所述III-N半导体材料的层堆叠之中和/或之上的第二多个组件。
14.根据权利要求13所述的器件，其进一步包括设置在所述硅器件膜与所述III-N半导体材料的层堆叠之间的介电材料的层间膜。
15.根据权利要求14所述的器件，其中所述层间膜包括基于二氧化硅的介电材料。
16.根据权利要求13所述的器件，其中所述第一晶体取向是(111)。
17.根据权利要求13所述的器件，其中所述第二晶体取向是(100)。
18.根据权利要求13所述的集成器件，其进一步包括隔离区，所述隔离区设置在所述硅器件膜下面的所述III-N半导体材料的层堆叠中。
19.根据权利要求13所述的器件，其中所述第一多个组件包括MOS晶体管。
20.根据权利要求13所述的器件，其中所述第二多个组件包括GaNFET。
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