CN105027283A - 具有同级不同电阻器的集成电路 - Google Patents

具有同级不同电阻器的集成电路 Download PDF

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Abstract

本申请公开一种集成电路100，该电路包含在介电层102上方的三个薄膜电阻器106、108、110。第一电阻器主体116只包括底部薄膜层104，并且第一电阻器头部118包括底部薄膜层104、中间薄膜层112和顶部薄膜层128。第二电阻器主体120和头部122包括所有三个薄膜层104、112、128。第三电阻器主体l24不包括中间薄膜层。三个电阻器使用两个蚀刻掩模来形成。

Description

具有同级不同电阻器的集成电路
技术领域
本发明涉及集成电路领域。更具体地，本发明涉及集成电路中的薄膜电阻器。
背景技术
集成电路可以包括具有宽范围的电阻的薄膜电阻器。例如，集成电路可以包括使用在传感器电路中的电阻小于10欧姆的薄膜电阻器，在放大器电路中用作反馈电阻的具有几千欧姆电阻的另一电阻器，以及在分压器电路中具有超过一百万欧姆的电阻的又一电阻器。薄膜电阻器相比于其他电阻器诸如扩散阱电阻器可以提供期望的精确度级。形成具有宽范围电阻的薄膜电阻器且同时保持制造集成电路所期望的成本和复杂性可能是有问题的。
发明内容
包含三个薄膜电阻器的集成电路可以使用两个图案化步骤来形成，这三个薄膜电阻器具有三个薄膜层的三种不同组合的电阻器主体。底部薄膜层形成在集成电路的介电层上方。中间薄膜层形成在底部薄膜层上。第一蚀刻掩模形成在中间薄膜层上方以覆盖第一电阻器的第一主体和第一头部，覆盖第二电阻器的第二主体和第二头部，并且至少暴露出第三电阻器的第三主体。第一蚀刻工艺去除由第一蚀刻掩模暴露出的区域中的中间薄膜层和底部薄膜层。
顶部薄膜层形成在集成电路的现有顶表面上方，接触在第一电阻器的第一主体和第一头部上方以及第二电阻器的第二主体和第二头部上方的中间薄膜层。第二蚀刻掩模形成在顶部薄膜层上方，覆盖第一电阻器的第一头部、第二电阻器的第二主体和第二头部以及第三电阻器的第三主体和第三头部，并且暴露出第一电阻器的第一主体。第二蚀刻工艺去除由第二蚀刻掩模暴露出的区域中的顶部薄膜层和中间薄膜层。在底部薄膜层和中间薄膜层中的电阻材料以及第二蚀刻工艺的蚀刻剂被选择以便为中间薄膜层提供相对于底部薄膜层的蚀刻选择性，使得第二蚀刻工艺留下底部薄膜层的期望部分，在一些版本中基本上全部留下。
第一电阻器的第一主体包括底部薄膜层并且不含中间薄膜层和顶部薄膜层。第一电阻器的第一头部包括底部薄膜层、中间薄膜层和顶部薄膜层。第二电阻器的第二主体包括底部薄膜层、中间薄膜层和顶部薄膜层。第二电阻器的第二头部包括底部薄膜层、中间薄膜层和顶部薄膜层。第三电阻器的第三主体包括顶部薄膜层并且不含中间薄膜层。第三电阻器的第三头部包括顶部薄膜层。
附图说明
图1是包含三个薄膜电阻器的示例性集成电路的横截面。
图2A-2H是以连续制造阶段描绘的图1的集成电路的横截面。
图3A-3I是以连续制造阶段描绘的包含三个薄膜电阻器的另一集成电路的横截面。
图4A-4F是以连续制造阶段描绘的包含三个薄膜电阻器的又一集成电路的横截面。
具体实施方式
图1示出包含三个薄膜电阻器的示例性集成电路。集成电路100包括在集成电路100的现有顶表面处的第一电介质层102上的用于第一电阻106、第二电阻器108和第三电阻器110的区域。
第一电阻器106具有第一主体116，该第一主体包括底部薄膜层104并且不包括中间薄膜层112和顶部薄膜层128。第一个电阻器106具有第一头部118，该第一头部118包括底部薄膜层104、中间薄膜层112和顶部薄膜层128。
第二电阻器108具有第二主体120，该第二主体包括底部薄膜层104、中间薄膜层112和顶部薄膜层128。第二电阻器108具有第二头部122，该第二头部包括底部薄膜层104、中间薄膜层112和顶部薄膜层128。
第三电阻器110具有第三主体124，该第三主体包括顶部薄膜层128并且不包括中间薄膜层112。第三电阻器110具有第三头部126，该第三头部包括顶部薄膜层128。在本示例中，第三主体124不包括底部薄膜层104和中间薄膜层112。
第二介电层132被设置在第一电阻器106、第二电阻器108和第三电阻器110上方。第二介电层132可以是互连结构中的典型层间介电层。
导电互连通孔134被形成在第二介电层132中，以便与第一头部118、第二头部122和第三头部126进行电接触。互连通孔134可以例如通过在第二介电层132中蚀刻通孔以暴露出顶部薄膜层128来形成。之后，互连金属层叠被形成在接触孔中和第二介电层132上方。该互连金属层叠可以包括为钛和氮化钛的衬垫以及为钨的填充金属。该互连金属叠层可以包括为氮化钽的衬垫和为铜的填充金属。填充金属可以利用化学机械抛光(CMP)工艺和/或等离子体回蚀工艺从第二介电层132上方去除。可替代地，互连通孔134可以在双镶嵌互连工艺中由衬垫和铜组成，其中互连线在互连通孔134上方。在本示例的另一版本中，到第一电阻器106、第二电阻器108和第三电阻器110的电连接可以形成在第一介电层102中的通孔的顶部，或者可以使用第一介电层102与第二介电层132之间的互连元件来形成。
图2A-2H示出以连续制造阶段描绘的图1的集成电路。
在图2A中，集成电路100包括在集成电路100的现有顶表面处的第一介电层102。第一介电层102可以包括例如二氧化硅，并且可以是分隔集成电路100的金属互连层级的层间介电层的一部分。底部薄膜层104形成在第一电阻器106、第二电阻器108和第三电阻器110的区域中的第一介电层102上方。底部薄膜层104可以是例如2纳米至20纳米的电阻材料，其具有例如200至20000欧姆每方(Ω/□)的薄层电阻(sheet resistance)，这取决于底部薄膜层104的成分。在一个示例中，3.5纳米的碳掺杂硅铬可以提供1000欧姆每方块的薄层电阻。可用于底部薄膜层104的其他材料包括例如硅铬、镍铬、镍铬铝、由反应溅射形成的氮掺杂硅铬以及由反应溅射形成的氧掺杂硅铬。可选地，一个或多个粘结层和/或覆盖层可以分别形成在底部薄膜层104的下面和/或上面。
在图2B中，中间薄膜层112形成在底部薄膜层104上方并且与底部薄膜层104形成电连接。中间薄膜层112可以是例如20纳米至200纳米的电阻材料，其具有20毫欧每方(mΩ/□)至20欧姆每方的薄层电阻。在一个示例中，中间薄膜层112可以是100纳米的由反应溅射工艺形成的氮化钛或由溅射工艺形成的钛钨，并且可以具有例如10欧姆每方的薄层电阻。在另一示例中，中间薄膜层112可以是由溅射工艺形成的铝并且可以具有例如50至250毫欧每方的薄层电阻。可用于中间薄膜层112的其他材料包括例如钛和钨。可选地，一个或多个粘结层和/或覆盖层可以分别形成在中间薄膜层112的下面和/或上面。
第一蚀刻掩模114被形成在中间薄膜层112上方。第一蚀刻掩模覆盖第一电阻器106的第一主体116的区域和第一电阻器106的第一头部118的区域。第一蚀刻掩模也覆盖第二电阻器108的第二主体120的区域和第二电阻器108的第二头部122的区域。在本示例中，第一蚀刻掩模114暴露出第三电阻器110的第三主体124的区域和第三电阻器110的第三头部126的区域。第一蚀刻掩模114可以包括通过光刻工艺形成的光刻胶。
在图2C中，第一蚀刻工艺从由第一蚀刻掩模114暴露的区域去除中间薄膜层112和底部薄膜层104。第一蚀刻工艺可以包括主要去除中间薄膜层112的第一蚀刻步骤和主要去除底部薄膜层104的第二蚀刻步骤。在图2C所描绘的本示例中，底部薄膜层104和中间薄膜层112保留在第一主体116的区域、第一头部118的区域、第二主体120的区域以及第二头部122的区域中，并且底部薄膜层104和中间薄膜层112从第三主体124的区域和第三头部126的区域被去除。替代地，第一蚀刻工艺可以在第三主体124的区域和第三头部126的区域留下一部分底部薄膜层104，并且剩余的底部薄膜层104的电阻材料稍后从第一电阻器106、第二电阻器108的第三电阻器110的外部被去除。
在图2D中，顶部薄膜层128被形成在集成电路100的现有顶表面上方并且至少在第一头部118的区域、第二主体120的区域以及第二头部122的区域中电连接到中间薄膜层112。顶部薄膜层128可以是例如10纳米至100纳米的电阻材料，其具有例如20至2000欧姆每方的薄层电阻。在一个示例中，顶部薄膜层128可以是40纳米的碳掺杂硅铬，其具有100欧姆每方的薄层电阻。可用于顶部薄膜层128的其他材料包括例如硅铬、镍铬、镍铬铝、由反应溅射形成的氮掺杂硅铬以及由反应溅射形成的氧掺杂硅铬。可选地，一个或多个粘结层和/或覆盖层可以分别形成在顶部薄膜层128的下面和/或上面。
在图2E中，第二蚀刻掩模130被形成在顶部薄膜层128上方。第二蚀刻掩模130覆盖第一头部118的区域、第二主体120的区域、第二头部122的区域、第三主体124的区域以及第三头部126的区域。第二蚀刻掩模130可以与图2E所描绘的第一头部118的区域的末端交叠，或者可以从第一头部118的区域的边缘凹进。第二蚀刻掩模130可以与图2E所描绘的第二主体120的区域和第二头部122的区域交叠，或者替代地可以从第二主体120的区域和第二头部122的区域凹进。第二蚀刻掩模130可以包括光刻胶和/或一个或多个硬掩模材料层。
在图2F中，第二蚀刻工艺的第一蚀刻步骤从由第二蚀刻掩模130暴露的区域去除顶部薄膜层128和可能的一部分中间薄膜层112。第二蚀刻工艺的第一蚀刻步骤可以包括例如反应离子蚀刻(RIE)工艺。第一蚀刻步骤也去除在如参考图2C所描述的第一电阻器106、第二电阻器108、第三电阻器110的外部的底部薄膜层104的任何剩余电阻材料。
在图2G中，第二蚀刻掩模130可以在去除剩余的中间薄膜层112之前被可选地去除。在第二蚀刻掩模包括光刻胶或其它有机聚合物的本实例的版本中，可以例如采用氧等离子体灰化工艺或臭氧灰化工艺去除有机材料。在第二蚀刻掩模包括无机材料诸如二氧化硅的版本中，可以例如使用含氟等离子体蚀刻工艺去除无机材料。替代地，无机材料可以留在原处。
在图2H中，第二蚀刻工艺的第二蚀刻步骤从由第二蚀刻掩模130暴露的区域去除剩余的中间薄膜层112。第二蚀刻步骤对中间薄膜层112相对于底部薄膜层104具有高选择性，使得底部薄膜层104的一部分保留在第一主体116的区域中，而在一些版本中基本上全部保留。第二蚀刻步骤可以包括例如底切(undercut)顶部薄膜层128的湿法蚀刻，使得如图2H所示中间薄膜层112的侧面从顶部薄膜层128的相应边缘凹进。在中间薄膜层112是氮化钛并且底部薄膜层104的是硅铬的本实例的版本中，第二蚀刻步骤可以包括使用过氧化氢的水溶液或过氧化氢和氢氧化铵的含水混合物的湿法蚀刻工艺。在中间薄膜层112是薄钛层之上的氮化钛的另一版本中，第二蚀刻步骤可以包括使用过氧化氢水溶液去除氮化钛的第一湿法蚀刻工艺和使用过氧化氢和氢氧化铵的含水混合物去除薄钛层的第二湿法蚀刻步骤。
在本示例中，在第二步骤完成之后，第一主体116的区域包含底部薄膜层104并且基本上不含中间薄膜层112和顶部薄膜层128；第一头部118的区域包含底部薄膜层104、中间薄膜层112和顶部薄膜层128；第二主体120的区域和第二头部122的区域包含底部薄膜层104、中间薄膜层112和顶部薄膜层128；并且第三主体124的区域和第三头部126的区域包含顶部薄膜层128并且基本上不含底部薄膜层104和中间薄膜层112。顶部薄膜层128在第一头部118的区域的末端处与中间薄膜层112和底部薄膜层104交叠。
使用两个蚀刻掩模形成第一电阻器106、第二电阻器108和第三电阻器110可以有利地降低集成电路100的制造成本和复杂性。形成基本上不含中间薄膜层112和顶部薄膜层128的第一主体116、形成包括中间薄膜层112的第二主体120以及形成包括顶部薄膜层128且基本上不含中间薄膜层112的第三主体124可以有利地提供具有宽范围电阻的第一电阻器106、第二电阻器108和第三电阻器110。应当认识到，任何的第一电阻器106、第二电阻器108、第三电阻器110可以具有与附图描绘的那些不同的形状。例如，第一电阻器106、第二电阻器108和/或第三电阻器110可以是宽的、窄的、蛇形弯曲的、螺旋形的或其它形状。
图3A-3I示出以连续制造阶段描绘的包含三个薄膜电阻器的另一集成电路。
在图3A中，集成电路300包括在集成电路300的现有顶表面处的第一介电层302。底部薄膜层304形成在第一电阻器306、第二电阻器308和第三电阻器310的区域中的第一介电层302上方，并且中间薄膜层312形成在底部薄膜层304上方并与底部薄膜层304形成电连接，如参考图2A和图2B所描述。底部薄膜层304和中间薄膜层312可以形成并具有如参照图2A和2B所描述的属性。
第一蚀刻掩模314被形成在中间薄膜层312上方。第一蚀刻掩模覆盖第一电阻器306的第一主体316的区域和第一电阻器306的第一头部318的区域。第一蚀刻掩模也覆盖第二电阻器308的第二主体320的区域和第二电阻器308的第二头部322的区域。在本示例中，第一蚀刻掩模314进一步覆盖第三电阻器310的第三头部326的区域并暴露出第三电阻器310的第三主体324的区域。第一蚀刻掩模314可以如参考图2B所描述的那样来形成。
在图3B中，第一蚀刻工艺从由第一蚀刻掩模314暴露的区域去除中间薄膜层312和底部薄膜层304。第一蚀刻掩模314在第一蚀刻工艺完成之后被去除。在本示例中，底部薄膜层304和中间薄膜层312保留在第一主体316的区域、第一头部318的区域、第二主体320的区域和第二头部322的区域以及第三头部326的区域，并且底部薄膜层304和中间薄膜层312从第三主体324的区域被去除。
在图3C中，侧壁介电层336被共形地形成在集成电路300的现有顶表面上方，覆盖中间薄膜层312和底部薄膜层304的侧表面。侧壁介电层336可以包括例如通过TEOS的分解形成的二氧化硅，或使用硅烷、氨气和氮气通过等离子体增强化学气相沉积(PECVD)工艺形成的氮化硅。侧壁介电层336可以具有厚度，例如，该厚度是中间薄膜层312和底部薄膜层304的组合厚度的一到三倍。
在图3D中，各向异性蚀刻从中间薄膜层312和第一介电层302的水平表面去除侧壁介电层336，以在中间薄膜层312和底部薄膜层304的侧表面上留下电绝缘介电侧壁338。各向异性蚀刻可以包括使用含氟等离子体的RIE步骤，该RIE步骤以相对于中间薄膜层312的良好选择性来蚀刻侧壁介电层336。
在图3E中，顶部薄膜层328被形成在集成电路300的现有顶表面上方并且在第一头部318的区域、第二主体320的区域和第二头部322的区域以及第三头部326的区域中与中间薄膜层312形成电连接。顶部薄膜层328可以被形成并具有参考图2D所描述的属性。顶部薄膜层328通过介电侧壁338与底部薄膜层304的侧面分隔。
在图3F中，第二蚀刻掩模330被形成在顶部薄膜层128上方。第二蚀刻掩模330覆盖第一头部318的区域、第二主体320和第二头部322的区域以及第三主体324和第三头部326的区域。在本示例中，第二蚀刻掩模330不与第一电阻器306的区域中的中间薄膜层312交叠。
在图3G中，第二蚀刻工艺的第一蚀刻步骤从由第二蚀刻掩模330暴露的区域去除顶部薄膜层328和可能的一部分中间薄膜层312，如参考图2F所描述。第一蚀刻步骤有可能留下邻接介电侧壁338的顶部薄膜层328的细丝(filament)340。第一电阻器306的区域中的底部薄膜层304与细丝340电隔离，使得第一电阻器的电阻有利地不受细丝340的存在的影响。通过允许在顶部薄膜层328已经从中间薄膜层312上方去除之后并在细丝已被去除之前终止第一步骤，形成介电侧壁338以使底部薄膜层304与细丝340电隔离可以有利地改善第二蚀刻工艺的第一步骤的工艺容限。应当认识到，介电侧壁338随后可以在稍后的制造阶段被部分地或完全地去除，而不会牺牲与底部薄膜层304隔离的细丝340的优势。
在图3H中，第二蚀刻掩模330可以在去除剩余的中间薄膜层312之前被可选地去除，如参考图2G所描述。可以例如使用氧灰化工艺或臭氧灰化工艺去除第二蚀刻掩模330。
在图3I中，第二蚀刻工艺的第二蚀刻步骤从由第二蚀刻掩模330暴露的区域去除剩余的中间薄膜层312，如参考图2H所描述。第二蚀刻步骤对中间薄膜层312相对于底部薄膜层304具有高选择性，并且相对于顶部薄膜层328至少具有中等选择性，使得底部薄膜层304的一部分保留在第一主体316的区域，在一些版本中基本上全部保留。随后，第二介电层形成在第一电阻器306、第二电阻器308和第三电阻器310上方，并且形成到第一电阻器306、第二电阻器308和第三电阻器310的电连接，例如参考图1所描述的那样。
图4A-4F示出以连续制造阶段描述的包含三个薄膜电阻器的又一集成电路。
在图4A中，集成电路400包括在集成电路400的现有顶表面处的第一介电层402。底部薄膜层404形成在第一电阻器406、第二电阻器408和第三电阻器410的区域中的第一介电层402上方，并且中间薄膜层412形成在底部薄膜层404上方并与底部薄膜层404进行电连接，如参照图2A和图2B所描述。底部薄膜层404和中间薄膜层412可以被形成并具有如参照图2A和图2B所描述的属性。
第一蚀刻掩模414形成在中间薄膜层412上方。第一蚀刻掩模覆盖第一电阻器406的第一主体416的区域和第一电阻器406的第一头部418的区域。第一蚀刻掩膜也覆盖第二电阻器408的第二主体420的区域和第二电阻器408的第二头部422的区域。在本示例中，第一蚀刻掩模414暴露出第三电阻器410的第三主体424的区域和第三电阻器410的第三头部426的区域。第一蚀刻掩模414可以如参考图2B所描述的那样来形成。
在图4B中，第一蚀刻工艺从由第一蚀刻掩模414暴露的区域去除中间薄膜层412和底部薄膜层404。第一蚀刻工艺被执行以使得中间薄膜层412的侧表面如图4B所描绘的那样向内倾斜。第一蚀刻工艺可使用等离子体蚀刻步骤，该步骤在侧表面处形成聚合物以提供倾斜轮廓。单独的蚀刻步骤可以被用于去除底部薄膜层404。第一蚀刻掩模414在第一蚀刻工艺完成之后被去除。在本示例中，底部薄膜层404和中间薄膜层412保留在第一主体416的区域、第一头部418的区域、第二主体420的区域以及第二头部422的区域，并且底部薄膜层404和中间薄膜层412从第三主体424的区域和第三头部426的区域被去除。
在图4C中，顶部薄膜层428形成在集成电路400的现有顶表面上方，并且与在第一头部418的区域、第二主体420的区域以及第二头部422的区域中的中间薄膜层412进行电连接。在本示例中，顶部薄膜层428在中间薄膜层412的侧表面的倾斜轮廓之上是共形的。顶部薄膜层428可以形成并具有如参考图2D所描述的属性。
在图4D中，第二蚀刻掩模430形成在顶部薄膜层128上方。第二蚀刻掩模430覆盖第一头部418的区域、第二主体420和第二头部422的区域以及第三主体424和第三头部426的区域。在本示例中，第二蚀刻掩模430不与既不在第一电阻器406的区域中也不在第二电阻器408的区域中的中间薄膜层412交叠。第二蚀刻掩模430可以如参考图2E所描述的那样来形成。
在图4E中，第二蚀刻工艺的第一蚀刻步骤从由第二蚀刻掩模430暴露的区域去除顶部薄膜层428和可能的一部分中间薄膜层412。第二蚀刻工艺的第一蚀刻步骤可以如参考图2F所描述的那样来执行。中间薄膜层412的侧表面的倾斜轮廓可以有利地允许顶部薄膜层428被去除，而不会留下第一介电层402上的顶部薄膜层428的细丝。第二蚀刻掩模430可以在去除剩余的中间薄膜层412之前被可选地去除，如参考图2G所描述。
在图4F中，第二蚀刻工艺的第二蚀刻步骤从由第二蚀刻掩模430暴露的区域去除剩余的中间薄膜层412。如参考图2H所描述的，第二蚀刻步骤对中间薄膜层412相对于底部薄膜层404具有高选择性，使得底部薄膜层404的一部分(可能基本上全部)保留在第一主体416的区域。随后，第二介电层形成在第一电阻器406、第二电阻器408和第三电阻器410上方，并且形成到第一电阻器406、第二电阻器408和第三电阻器410的电连接，例如参考图1所描述的。
本领域技术人员将认识到可以对所描述的示例性实施例作出其它修改，并且也将认识到在所要求保护的发明的范围之内许多其它实施例是可能的。

Claims (20)

1.一种集成电路，包括：
介电层；
第一电阻器，其设置在所述介电层上方，所述第一电阻器包括第一主体和第一头部，所述第一主体包括底部薄膜层并且不包括中间薄膜层和顶部薄膜层，所述第一头部包括所述底部薄膜层，所述中间薄膜层设置在所述底部薄膜层上方并与所述底部薄膜层形成电连接，并且所述顶部薄膜层设置在所述中间薄膜层上方并与所述中间薄膜层形成电连接；
第二电阻器，其在所述介电层上方，所述第二电阻器包括第二主体和第二头部，所述第二主体和所述第二头部包括所述底部薄膜层、所述中间薄膜层和所述顶部薄膜层；以及
第三电阻器，其设置在所述介电层上方，所述第三电阻器包括第三主体和第三头部，所述第三主体包括所述顶部薄膜层并且不包括所述中间薄膜层。
2.根据权利要求1所述的电路，其中：
所述底部薄膜层包括2纳米至20纳米厚的碳掺杂硅铬；
所述中间薄膜层包括20纳米至200纳米厚的氮化钛；以及
所述顶部薄膜层包括10纳米至100纳米厚的碳掺杂硅铬。
3.根据权利要求1所述的电路，其中所述顶部薄膜层在所述第一头部的末端处与所述中间薄膜层和所述底部薄膜层交叠。
4.根据权利要求1所述的电路，其中介电侧壁围绕所述第一电阻器设置在所述介电层上。
5.根据权利要求4所述的电路，其中所述顶部薄膜层的细丝通过所述介电侧壁与所述第一主体横向分隔。
6.根据权利要求1所述的电路，其中所述中间薄膜层的侧表面从所述第一头部中的所述顶部薄膜层的相应边缘凹进。
7.根据权利要求1所述的电路，其中所述顶部薄膜层在所述第二头部和所述第二主体周围与所述中间薄膜层和所述底部薄膜层交叠。
8.根据权利要求1所述的电路，其中所述中间薄膜层的侧表面从所述第二头部和所述第二主体中的所述顶部薄膜层的相应边缘凹进。
9.根据权利要求1所述的电路，其中所述第三头部包括所述中间薄膜层和所述底部薄膜层。
10.根据权利要求1所述的电路，其中所述第三主体不包括所述底部薄膜层，并且所述第三头部不包括所述底部薄膜层和所述中间薄膜层。
11.一种形成集成电路的方法，包括：
在所述集成电路的现有顶表面处形成介电层；
在所述介电层上方形成底部薄膜层；
在所述底部薄膜层上方形成中间薄膜层，所述中间薄膜层与所述底部薄膜层形成电连接；
在第三电阻器的第三主体的区域中去除所述中间薄膜层和所述底部薄膜层，并且在第一电阻器的第一主体的区域和第一头部的区域以及第二电阻器的第二主体的区域和第二头部的区域中留下所述中间薄膜层和所述底部薄膜层；
在所述集成电路的现有顶表面上方形成顶部薄膜层，所述顶部薄膜层与所述中间薄膜层形成电连接；以及
在所述第一主体的所述区域中去除所述顶部薄膜层和所述中间薄膜层，并且在所述第一头部的所述区域、所述第二主体的所述区域、所述第二头部的所述区域、所述第三电阻器的所述第三主体的所述区域和第三头部的区域中留下所述顶部薄膜，并且在所述第一主体的所述区域中留下所述底部薄膜层。
12.根据权利要求11所述的方法，其中去除所述顶部薄膜层和所述中间薄膜层的步骤是使用与所述第一头部的所述区域的末端交叠的蚀刻掩模来执行的，使得所述顶部薄膜层在所述第一头部的所述末端处与所述中间薄膜层和所述底部薄膜层交叠。
13.根据权利要求12所述的方法，进一步包括：
在去除第三电阻器的第三主体的区域中的所述中间薄膜层和所述底部薄膜层并且留下在第一电阻器的第一主体的区域和第一头部的区域以及第二电阻器的第二主体的区域和第二头部的区域中的所述中间薄膜层和所述底部薄膜层的步骤后，在所述中间薄膜层和所述底部薄膜层上方共形地形成侧壁介电层；和
在形成所述顶部薄膜层的步骤之前，从所述中间薄膜层和所述介电层的水平表面去除所述侧壁介电层，以便在所述中间薄膜层和所述底部薄膜层的侧表面上留下介电侧壁。
14.根据权利要求13所述的方法，其中去除所述顶部薄膜层和所述中间薄膜层的步骤使邻接所述介电侧壁的所述顶部薄膜层的细丝留下，所述细丝通过所述介电侧壁与所述第一主体中的所述底部薄膜层横向分隔。
15.根据权利要求11所述的方法，其中去除所述顶部薄膜层和所述中间薄膜层的步骤包括湿法蚀刻所述中间薄膜层，使得所述中间薄膜层的侧表面从所述第一头部中的所述顶部薄膜层的相应边缘凹进。
16.根据权利要求11所述的方法，其中去除所述底部薄膜层和所述中间薄膜层的步骤是使用蚀刻掩模来执行的，所述蚀刻掩模与所述第二头部和所述第二主体周围的所述中间薄膜层和所述底部薄膜层交叠，使得所述顶部薄膜层、所述中间薄膜层以及所述底部薄膜层围绕所述第二头部和所述第二主体。
17.根据权利要求11所述的方法，其中去除所述顶部薄膜层和所述中间薄膜层的步骤是使用蚀刻掩模来执行的，所述蚀刻掩模从所述第二头部和所述第二主体周围的所述中间薄膜层和所述底部薄膜层的边缘凹进，使得所述中间薄膜层的侧表面从所述第二头部和所述第二主体中的所述顶部薄膜层的相应边缘凹进。
18.根据权利要求11所述的方法，其中去除所述中间薄膜层和所述底部薄膜层的步骤被执行，使得所述中间薄膜层的侧表面向内倾斜。
19.根据权利要求11所述的方法，其中去除所述中间薄膜层和所述底部薄膜层的步骤留下所述第三头部的所述区域中的所述中间薄膜层和所述底部薄膜层。
20.根据权利要求11所述的方法，其中去除所述中间薄膜层和所述底部薄膜层的步骤使所述第三主体不包括所述底部薄膜层，并且所述第三头部不包括所述底部薄膜层和所述中间薄膜层。
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