CN104849651A - 一种硬件电路的在线检测逻辑单元 - Google Patents
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Abstract
一种硬件电路的在线检测逻辑单元，涉及逻辑单元在线检测领域。本发明是为了解决现有的查找表加上触发器的基本逻辑单元的结构缺少判断基本逻辑单元故障和对故障的应对机制，一旦发生故障，导致整个电路包括其他正常工作的基本逻辑单元都将被放弃使用，从而造成资源浪费，硬件使用率低的问题。本发明2选1的多路选择器用于根据输入的配置位，确定逻辑单元的输出，检验位生成电路将4路信息位变换为3路伯格码校验位，结合比较器判断组合逻辑功能是否有故障，异或门用于判断时序逻辑功能是否发生故障，或门用于接收时序逻辑功能故障检验结果和组合逻辑功能故障检验结果，并对其进行或逻辑，判断逻辑单元是否发生故障。它用于在线检测逻辑单元。
Description
技术领域
本发明涉及一种通过编码电路完成对基本逻辑单元(Basic Logic Element，BLE)的组合逻辑的在线检测以及通过D触发器的双模结构完成对基本逻辑单元(BLE)的时序逻辑的在线检测的新型的基本逻辑单元结构。属于逻辑单元在线检测领域。
背景技术
硬件电路的在线检测是指在硬件电路正常工作的情况下，可以实时的监测硬件电路的工作情况，检验硬件电路是否发生故障，而不必影响硬件电路的正常工作。随着可编程逻辑器件作为一种通用型器件的迅速发展，改变了传统意义上的采用固定功能器件、自下而上的传统数字***设计方法，用户可以不再依赖于由芯片制造商设计制造的专门芯片，而是通过编程的方式实现所需的组合与时序功能。而逻辑功能的实现离不开基本逻辑单元。传统的基本逻辑单元由一个N输入的查找表(Look Up-Table,LUT)和一个触发器实现。查找表(LUT)用于存储逻辑功能的配置信息，从而用来实现用户需要实现的组合逻辑功能，而触发器则用来存储当前状态的信号，结合查找表(LUT)，二者可共同实现用户所需的时序逻辑功能。根据查找表(LUT)的输出是否通过触发器，可以选择基本逻辑单元实现组合逻辑还是时序逻辑。可以通过多个这样结构的基本逻辑单元相连接，可共同实现一个功能复杂的大规模电路。
但是，传统的查找表加上触发器的基本逻辑单元(BLE)的结构并没有针对故障的应对机制。用户难以判断相应的基本逻辑单元(BLE)是否正常工作，尤其是在电路规模较大的情况下，会有数量极多的基本逻辑单元(BLE)投入使用，一旦发生故障，想要确定故障并对故障进行定位将变得极其困难，即使单个基本逻辑单元(BLE)发生故障，整个电路包括其他正常工作的基本逻辑单元都将被放弃使用，从而造成资源浪费，硬件使用率低。因此，就产生了可以对故障进行在线检测的新型基本逻辑单元的需求。
发明内容
本发明是为了解决现有的查找表加上触发器的基本逻辑单元的结构缺少判断基本逻辑单元故障和对故障的应对机制，一旦发生故障，导致整个电路包括其他正常工作的基本逻辑单元都将被放弃使用，从而造成资源浪费，硬件使用率低的问题。现提供一种硬件电路的在线检测逻辑单元。
一种硬件电路的在线检测逻辑单元，它包括4输入查找表单元、四组D触发器、校验位生成电路、四个2选1的多路选择器、比较器、四个异或门和一个或门，
4输入查找表单元，用于存储逻辑单元所要实现功能的配置信息，实现所需配置电路的组合逻辑功能，并根据输入的4路地址输出相应的4路信息位和3路正确编码信息校验位，同时输出四路配置位，所述配置信息包括用于选择实现组合逻辑功能的配置位、与配置位对应的正确编码信息校验位和组合时序功能选择的信息位；
四组D触发器分别接收四路信息位，所述每组D触发器包括两个D触发器；
D触发器，用于根据接收的一路信息位，存储配置电路的工作状态，实现所需配置电路的时序逻辑功能，并输出给一个异或门；
四组D触发器分别输出给四个异或门；
每个异或门，用于判断输入的两个D触发器的输出是否一致，确定时序逻辑功能是否发生故障，如果两个D触发器的输出相同，输出高电平，时序逻辑功能发生故障，如果两个D触发器的输出不同，输出低电平，时序逻辑功能没有故障；
所述四路配置位分别输入至四个2选1的多路选择器的配置端；
2选1的多路选择器，用于根据输入的配置位，确定逻辑单元的输出，若配置位选择组合逻辑输出，则输出查找表中对应的一路信息位；若配置位选择时序逻辑输出，则输出与所述一路信息位对应的一个D触发器的输出，所述一个D触发器为与所述一路信息位相对应的一组D触发器中的一个；
检验位生成电路，用于将4路信息位变换为3路伯格码校验位；
比较器，用于比较正确编码信息校验位和伯格码校验位来判断组合逻辑功能是否产生故障，如果相同，输出低电平，组合逻辑功能没有故障，如果不同，输出的是高电平，时序逻辑功能发生故障；
或门，用于接收四个异或门输出的时序逻辑功能故障检验结果和比较器输出的组合逻辑功能故障检验结果，并对其进行或逻辑，判断逻辑单元是否发生故障，如果四个异或门中的一个输出的时序逻辑功能发生故障，或者比较器输出的组合逻辑功能发生故障，输出高电平，逻辑单元发生故障；如果四个异或门输出的时序逻辑功能均没有故障和比较器输出的组合逻辑功能没有故障，输出低电平，逻辑单元没有故障。
本发明的有益效果为：本发明将4路地址输入到4输入查找表单元中，根据4输入查找表单元内存储的逻辑单元所要实现功能的配置位、与配置位对应的正确编码信息校验位和组合时序功能选择的信息位输出相应的4路信息位、3路正确编码信息校验位和4路配置位，
4输入查找表输出的4位信息位通过伯格码校验位生成电路生成与输出信息位相对应的校验位；通过比较器将通过伯格码校验位生成电路产生的校验位与存储在4输入查找表单元中的正确的编码信息校验位进行比较，根据两者的比较结果判断4输入查找表单元是否发生故障：若两者的结果相同，则4输入查找表单元的组合逻辑功能正确，输出的4输入查找表单元故障信号为高电平；若两者的结果不同，则4输入查找表单元的组合逻辑功能不正确，输出的4输入查找表单元故障信号为高电平。将比较结果输出给或门。
4输入查找表单元输出的4路信息位的每一路信息的输出都与两个完全相同的D触发器相连接，两个D触发器都有输出；通过异或门对两个完全相同的D触发器的输出的结果进行比较；根据两者的比较结果判断D触发器是否发生故障：若两个D触发器输出的结果不一致，则存在D触发器出现故障，输出的D触发器故障信号为高电平；若两个D触发器输出的结果相同，则D触发器均正常工作，输出的D触发器故障信号为低电平，比较结果输出给或门，
最后由或门根据输入的组合逻辑功能和时序逻辑功能，判断逻辑单元是否出现故障。
采用该装置实现了对组合逻辑功能和时序逻辑功能的在线检验，检验结构简单，硬件资源利用率高。
附图说明
图1为具体实施方式一所述的一种硬件电路的在线检测逻辑单元的原理示意图，
图2为具体实施方式五所述的一种硬件电路的在线检测逻辑单元中检验位生成电路的原理示意图。
具体实施方式
具体实施方式一：参照图1具体说明本实施方式，本实施方式所述的一种硬件电路的在线检测逻辑单元，它包括4输入查找表单元1、四组D触发器3、校验位生成电路4、四个2选1的多路选择器9、比较器6、四个异或门8和一个或门7，
4输入查找表单元1，用于存储逻辑单元10所要实现功能的配置信息，实现所需配置电路的组合逻辑功能，并根据输入的4路地址输出相应的4路信息位和3路正确编码信息校验位，同时输出四路配置位，所述配置信息包括用于选择实现组合逻辑功能的配置位、与配置位对应的正确编码信息校验位和组合时序功能选择的信息位；
四组D触发器3分别接收四路信息位，所述每组D触发器3包括两个D触发器3；
D触发器3，用于根据接收的一路信息位，存储配置电路的工作状态，实现所需配置电路的时序逻辑功能，并输出给一个异或门8；
四组D触发器3分别输出给四个异或门8；
每个异或门8，用于判断输入的两个D触发器3的输出是否一致，确定时序逻辑功能是否发生故障，如果两个D触发器3的输出相同，输出高电平，时序逻辑功能发生故障，如果两个D触发器3的输出不同，输出低电平，时序逻辑功能没有故障；
所述四路配置位分别输入至四个2选1的多路选择器9的配置端；
2选1的多路选择器9，用于根据输入的配置位，确定逻辑单元10的输出，若配置位选择组合逻辑输出，则输出4输入查找表单元1中对应的一路信息位；若配置位选择时序逻辑输出，则输出与所述一路信息位对应的一个D触发器3的输出，所述一个D触发器3为与所述一路信息位相对应的一组D触发器3中的一个；
检验位生成电路4，用于将4路信息位变换为3路伯格码校验位；
比较器6，用于比较正确编码信息校验位和伯格码校验位来判断组合逻辑功能是否产生故障，如果相同，输出低电平，组合逻辑功能没有故障，如果不同，输出的是高电平，时序逻辑功能发生故障；
或门7，用于接收四个异或门8输出的时序逻辑功能故障检验结果和比较器6输出的组合逻辑功能故障检验结果，并对其进行或逻辑，判断逻辑单元10是否发生故障，如果四个异或门8中的一个输出的时序逻辑功能发生故障，或者比较器6输出的组合逻辑功能发生故障，输出高电平，逻辑单元10发生故障；如果四个异或门8输出的时序逻辑功能均没有故障，同时比较器6输出的组合逻辑功能也没有故障，输出低电平，逻辑单元10没有故障。
本实施方式中，存储配置位的地址单元存储4位组合时序逻辑选择配置位和3位0位。
对组合逻辑部分进行在线的编码检测的过程为：
⑴4输入查找表输出的4位信息位通过伯格码校验位生成电路生成与输出信息位相对应的校验位；
⑵通过比较器将通过伯格码校验位生成电路产生的校验位与存储在4输入查找表单元中的正确的编码信息校验位进行比较；
⑶根据两者的比较结果判断4输入查找表单元是否发生故障：若两者的结果相同，则4输入查找表单元的组合逻辑功能正确，输出的4输入查找表单元故障信号为高电平；若两者的结果不同，则4输入查找表单元的组合逻辑功能不正确，输出的4输入查找表单元故障信号为高电平。
对时序逻辑部分进行在线的双模检测的过程为：
⑴4输入查找表单元输出的4路信息位的每一路信息的输出都与两个完全相同的D触发器相连接，两个D触发器都有输出；
⑵通过异或门(XOR)对两个完全相同的D触发器的输出的结果进行比较；
⑶根据两者的比较结果判断D触发器是否发生故障：若两个D触发器输出的结果不一致，则存在D触发器出现故障，输出的D触发器故障信号为高电平；若两个D触发器输出的结果相同，则D触发器均正常工作，输出的D触发器故障信号为低电平。
具有在线检测功能的基本逻辑单元结构输出的故障信号产生的过程为：
⑴将组合逻辑部分的4输入查找表单元的故障信号和时序逻辑部分的多个D触发器故障信号结果作为或门的输入；
⑵将或门的输出结果作为具有在线检测功能的逻辑单元结构输出的故障信号，若组合逻辑部分的查找表故障信号和时序逻辑部分的多个D触发器故障信号均为低电平，即整个基本逻辑单元没有错误，则该具有在线检测功能的基本逻辑单元结构输出的故障信号为低电平；若组合逻辑部分的查找表故障信号和时序逻辑部分的多个D触发器故障信号存在任意一个或多个信号为高电平，即整个基本逻辑单元存在一个或多个错误，则该具有在线检测功能的基本逻辑单元结构输出的故障信号为高电平。
具体实施方式二：本实施方式是对具体实施方式一所述的一种硬件电路的在线检测逻辑单元作进一步说明，本实施方式中，伯格码校验位的位数公式为k＝[log2(i+1)]，其中，i为输入信息位的路数，k为输出的伯格码校验位的路数。
本实施方式中，组合逻辑功能的在线检测部分选用伯格码(Berger Codes)作为编码检验方式，原因是伯格码在所有可分离的码制中所需的校验位最少，编码效率最高，编码电路也更加简单，可靠性更高。伯格码校验位位数k可根据公式(1)算出。
k＝[log2(i+1)] (1)
其中，i为输入信息位的位数，
将4输入查找表单元1输出的4位额信息位带入公式(1)算出伯格码校验位的位数为3。
所述的伯格码的编码过程是：
⑴产生一个与信息位中1的个数相对应的二进制码；
⑵对产生的二进制码按位取反构成校验位；
⑶将校验位附加在原始信息位的后面。
4位信息码的伯格码如下表：
表1 4位信息码的伯格码
| 原始信息 | 伯格码 | 原始信息 | 伯格码 |
| 0000 | 0000 111 | 1000 | 1000 110 |
| 0001 | 0001 110 | 1001 | 1001 101 |
| 0010 | 0010 110 | 1010 | 1010 101 |
| 0011 | 0011 101 | 1011 | 1011 100 |
| 0100 | 0100 110 | 1100 | 1100 101 |
| 0101 | 0101 101 | 1101 | 1101 100 |
| 0110 | 0110 101 | 1110 | 1110 100 |
| 0111 | 0111 100 | 1111 | 1111 011 |
。
具体实施方式三：本实施方式是对具体实施方式一所述的一种硬件电路的在线检测逻辑单元作进一步说明，本实施方式中，每组D触发器3采用双模结构，即两个D触发器3的输入相同。
具体实施方式四：参照图2具体说明本实施方式，本实施方式是对具体实施方式一所述的一种硬件电路的在线检测逻辑单元作进一步说明，本实施方式中，检验位生成电路4包括全加器4-1、一号半加器4-2二号半加器4-3、一号反相器4-4、二号反相器4-5和三号反相器4-6，
全加器4-1的3个输入端分别作为检验位生成电路4的3路信息位输入端，全加器4-1的低位进位端C1连接一号半加器4-2的一个输入端，全加器4-1的本位全加和S1连接二号半加器4-3的一个输入端，一号半加器4-2的另一个输入端连接二号半加器4-3的进位数C2，二号半加器4-3的另一个输入端作为检验位生成电路4的第四路信息位输入端，
一号半加器4-2的进位数C2连接一号反相器4-4的输入端，一号半加器4-2的半加和数S2端连接二号反相器4-5的输入端，二号半加器4-3的半加和数S2连接三号反相器4-6的输入端，
一号反相器4-4的输出端、二号反相器4-5的输出端和三号反相器4-6的输出端均作为检验位生成电路4的3位伯格码校验位输出端。
Claims (4)
1.一种硬件电路的在线检测逻辑单元，其特征在于，它包括4输入查找表单元(1)、四组D触发器(3)、校验位生成电路(4)、四个2选1的多路选择器(9)、比较器(6)、四个异或门(8)和一个或门(7)，
4输入查找表单元(1)，用于存储逻辑单元(10)所要实现功能的配置信息，实现所需配置电路的组合逻辑功能，并根据输入的4路地址输出相应的4路信息位和3路正确编码信息校验位，同时输出四路配置位，所述配置信息包括用于选择实现组合逻辑功能的配置位、与配置位对应的正确编码信息校验位和组合时序功能选择的信息位；
四组D触发器(3)分别接收四路信息位，所述每组D触发器(3)包括两个D触发器(3)；
D触发器(3)，用于根据接收的一路信息位，存储配置电路的工作状态，实现所需配置电路的时序逻辑功能，并输出给一个异或门(8)；
四组D触发器(3)分别输出给四个异或门(8)；
每个异或门(8)，用于判断输入的两个D触发器(3)的输出是否一致，确定时序逻辑功能是否发生故障，如果两个D触发器(3)的输出相同，输出高电平，时序逻辑功能发生故障，如果两个D触发器(3)的输出不同，输出低电平，时序逻辑功能没有故障；
所述四路配置位分别输入至四个2选1的多路选择器(9)的配置端；
2选1的多路选择器(9)，用于根据输入的配置位，确定逻辑单元(10)的输出，若配置位选择组合逻辑输出，则输出4输入查找表单元(1)中对应的一路信息位；若配置位选择时序逻辑输出，则输出与所述一路信息位对应的一个D触发器(3)的输出，所述一个D触发器(3)为与所述一路信息位相对应的一组D触发器(3)中的一个；
检验位生成电路(4)，用于将4路信息位变换为3路伯格码校验位；
比较器(6)，用于比较正确编码信息校验位和伯格码校验位来判断组合逻辑功能是否产生故障，如果相同，输出低电平，组合逻辑功能没有故障，如果不同，输出的是高电平，时序逻辑功能发生故障；
或门(7)，用于接收四个异或门(8)输出的时序逻辑功能故障检验结果和比较器(6)输出的组合逻辑功能故障检验结果，并对其进行或逻辑，判断逻辑单元(10)是否发生故障，如果四个异或门(8)中的一个输出的时序逻辑功能发生故障，或者比较器(6)输出的组合逻辑功能发生故障，输出高电平，逻辑单元(10)发生故障；如果四个异或门(8)输出的时序逻辑功能均没有故障，同时比较器(6)输出的组合逻辑功能也没有故障，输出低电平，逻辑单元(10)没有故障。
2.根据权利要求1所述的一种硬件电路的在线检测逻辑单元，其特征在于，伯格码校验位的位数公式为k＝[log2(i+1)]，其中，i为输入信息位的位数，k为输出的伯格码校验位的路数。
3.根据权利要求1或2所述的一种硬件电路的在线检测逻辑单元，其特征在于，每组D触发器(3)采用双模结构，即两个D触发器(3)的输入相同。
4.根据权利要求1所述的一种硬件电路的在线检测逻辑单元，其特征在于，检验位生成电路(4)包括全加器(4-1)、一号半加器(4-2)、二号半加器(4-3)、一号反相器(4-4)、二号反相器(4-5)和三号反相器(4-6)，
全加器(4-1)的3个输入端分别作为检验位生成电路(4)的3路信息位输入端，全加器(4-1)的低位进位端C1连接一号半加器(4-2)的一个输入端，全加器(4-1)的本位全加和S1连接二号半加器(4-3)的一个输入端，一号半加器(4-2)的另一个输入端连接二号半加器(4-3)的进位数C2，二号半加器(4-3)的另一个输入端作为检验位生成电路4的第四路信息位输入端，
一号半加器(4-2)的进位数C2连接一号反相器(4-4)的输入端，一号半加器(4-2)的半加和数S2端连接二号反相器(4-5)的输入端，二号半加器(4-3)的半加和数S2连接三号反相器(4-6)的输入端，
一号反相器(4-4)的输出端、二号反相器(4-5)的输出端和三号反相器(4-6)的输出端均作为检验位生成电路(4)的3位伯格码校验位输出端。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| EXSB | Decision made by sipo to initiate substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |