CN104810326B - 三维存储器及其制造方法 - Google Patents

Abstract

本发明公开了一种三维存储器及其制造方法。该制造方法包括：在基底上形成包括相互交替的多个半导体层与多个绝缘层的叠层结构；图案化叠层结构，以形成网状结构；网状结构具有在第一方向延伸的多个第一条状物与在第二方向延伸的多个第二条状物，第一与第二条状物交会；网状结构具有多个第一孔洞；在各第一孔洞中填入介电层；移除网状结构的至少部分第一条状物，以形成互相分开的多个第二孔洞及多个位线叠层结构；在各第二孔洞的侧壁与底部形成电荷储存层；在各第二孔洞的电荷储存层上形成在第三方向延伸的栅极柱；在栅极柱上形成多个在第一方向延的字线。

Description

三维存储器及其制造方法

技术领域

本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种三维存储器及其制造方法。

背景技术

随着消费性产品对储存子***的要求愈来愈高，对产品的读写速度或容量的标准也愈来愈高，因此高容量化相关商品已经成为业界的主流。有鉴于此，在存储器(特别是NAND闪存)的开发方面也必须因应此需求。

然而，目前平面NAND闪存受限于集成电路(integrated circuits)中元件的关键尺寸，面临储存存储单元微缩瓶颈。所以设计者正在寻求具有多平面的三维NAND闪存，以达成较大的储存容量以及较低的单位比特成本的技术。

发明内容

本发明提供一种三维存储器及其制造方法，其可以提升元件的均匀度与可靠度，避免因为深宽比过高而导致图案弯曲或倒塌。

本发明提供一种三维存储器的制造方法包括：在基底上形成叠层结构；叠层结构包括相互交替的多个半导体层与多个绝缘层；图案化叠层结构，以形成网状结构；网状结构具有在第一方向延伸的多个第一条状物与在第二方向延伸的多个第二条状物，第一条状物与第二条状物交会，且网状结构具有多个第一孔洞；接着，在每一第一孔洞中填入介电层；其后，移除网状结构的至少部分第一条状物，以形成多个第二孔洞以及以第二孔洞分隔开的多个位线叠层结构；之后，在每一第二孔洞的侧壁与底部形成电荷储存层；然后，在每一第二孔洞的电荷储存层上形成在第三方向延伸的栅极柱；之后，在栅极柱上形成多个在第一方向延的字线。

依据本发明一实施例所述，上述在图案化叠层结构之前，更包括在叠层结构上形成顶盖层，顶盖层的材料与绝缘层的材料不同。

依据本发明一实施例所述，上述在每一第一孔洞中填入介电层的步骤包括依据本发明一实施例所述，上述在基底上形成介电材料层，以覆盖网状结构并填满第一孔洞，之后，对介电材料层进行平坦化至裸露出网状结构的表面。

依据本发明一实施例所述，上述介电层的材料包括氧化硅、氮化硅、氮氧化硅、高介电常数材料或低介电常数材料。

依据本发明一实施例所述，上述在每一第二孔洞的侧壁与基底的底部分别形成电荷储存层的步骤包括在基底上形成电荷储存材料层，以覆盖位线叠层结构的表面并覆盖第二孔洞的侧壁与底部，接着，对电荷储存材料层进行平坦化至裸露出位线叠层结构的表面。

依据本发明一实施例所述，上述第一孔洞的形状包括正方形、矩形、菱形、圆形、或椭圆形。

依据本发明一实施例所述，上述在每一第二孔洞的电荷储存层上形成栅极柱的步骤包括在基底上形成导体层，以覆盖位线叠层结构上的电荷储存层的表面并填满第二孔洞，接着，对导体层进行平坦化至裸露出位线叠层结构的表面。

本发明提出一种三维存储器，包括：多个位线叠层结构、多个栅极柱、多个电荷储存层以及多条字线；位线叠层结构位于基底上；位线叠层结构包括相互交替的多个半导体层与多个绝缘层；每一位线叠层结构包括主体部与多个延伸部；延伸部在第一方向延伸且与主体部连接；主体部在第二方向延伸，且第一方向与第二方向不同；栅极柱在第三方向延伸；一个栅极柱位于相邻的两条位线叠层结构的相对应的两个延伸部之间，第三方向与第一方向不同且与第二方向不同；每一电荷储存层环绕对应的栅极柱的侧壁以及底部，且位于相邻的两个延伸部的每一者与对应的栅极柱之间；每一字线在第一方向延伸，且覆盖部分栅极柱、部分电荷储存层以及位线叠层结构的部分主体部与部分延伸部。

依据本发明一实施例所述，上述三维存储器更包括顶盖层，位于位线叠层结构与字线之间；顶盖层的材料与绝缘层的材料不同。

依据本发明一实施例所述，上述三维存储器更包括多个介电层；介电层分开地位于相邻的两条位线叠层结构之间，且一个介电层位于相邻的两个电荷储存层之间。

基于上述，通过本发明的方法所制造的半导体元件(如三维存储器)具有提升的元件均匀度与可靠度，且可避免因为深宽比过高而导致图案弯曲或倒塌。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1A至图11A是依照本发明实施例的一种三维存储器的制造流程的上视图。

图1B至图11B是图1A至图11A的B-B切线的剖面图。

【符号说明】

10：基底

12：叠层结构

14：绝缘层

16：半导体层

18、20：顶盖层

21：网状结构

21a：第一条状物

21b：第二条状物

22、28：孔洞

24：介电材料层

24a：介电层

26：位线叠层结构

26a：主体部

26b：延伸部

32：电荷储存材料层

32a：电荷储存层

36：导体层

36a：栅极柱

40：导体层

40a：字线

B-B：切线

具体实施方式

本发明是关于一种利用双孔洞图案化(dual-hole-patterning)工艺来形成具有高深宽比的长条状叠层结构的方法。此方法是先将叠层结构图案化为网状结构，再于网状结构的(第一)孔洞中填入介电层。之后，将网状结构的延伸部分移除，以形成多个长条状叠层结构。具体言之，在形成第一孔洞的工艺中，网状结构在二维方向延伸，因此可对图案化的叠层结构提供足够的支撑力，避免仅单一延伸方向的已知叠层结构弯曲或倒塌的问题。而且，在断开延伸部形成第二孔洞的工艺中，填入在网状结构的孔洞中的介电层可用来稳固住网状结构，因此可避免仅单一延伸方向的已知叠层结构的弯曲或倒塌的问题。

以下是以三维存储器的制造方法来说明，然而，本发明的方法并不限于用来制作三维存储器。本领域具有通常知识者应了解，本发明的方法可应用于形成高深宽比的长条状叠层结构。此外，在以下的说明中，叠层结构为相互交替的多个绝缘层与多个半导体层。然而，本发明也不限于此，本发明可以应用任何叠层结构，例如是绝缘层、半导体层、金属层或硅化金属层中任二层或更多层的叠层结构。

图1A至图11A是依照本发明实施例的一种三维存储器的制造流程的上视图。图2B至图11B是图1A至图11A的B-B切线的剖面图。

请参照图1A与图1B，在基底10上形成叠层结构12。叠层结构12包括相互交替的多个个绝缘层14与多个个半导体层16。绝缘层14的材料可以是介电材料，例如是氧化硅、氮化硅、氮氧化硅或其组合。绝缘层14彼此之间的厚度可以相同或相异，其厚度例如是(但不限于)200埃至500埃。半导体层16的材料例如是未掺杂多晶硅或掺杂多晶硅。半导体层16彼此之间的厚度可以相同或相异，其厚度例如是(但不限于)200埃至500埃。绝缘层14以及半导体层16的厚度以及层数不以上述以及图示为限，可以依照实际的需要调整。

接着，在叠层结构12上形成顶盖层18与20。顶盖层18的材料可以是介电材料，例如是氧化硅、氮化硅、氮氧化硅或其组合，但顶盖层18的材料可与绝缘层14的材料不同。顶盖层18的厚度可以大于绝缘层14的厚度。顶盖层20的材料可以是介电材料，例如是氧化硅、氮化硅、氮氧化硅或其组合。顶盖层20的材料可与顶盖层18的材料相同或不同。顶盖层18与20的形成方法例如是化学气相沉积法。

请参照图2A与2B，将叠层结构12、顶盖层18以及顶盖层20图案化成网状结构21，并在基底10中形成多个孔洞22。具体言之，形成穿过叠层结构12且延伸到基底10的孔洞22。网状结构21具有在第一方向延伸的多个第一条状物21a与在第二方向延伸的多个第二条状物21b，第一条状物21a与第二条状物21b交会。第一方向与第二方向不同。在一实施例中，第一方向与第二方向垂直，第一方向例如是X方向，第二方向例如是Y方向。孔洞22的形状例如是正方形、矩形、菱形、5个边以上的多边形。正方形、矩形、菱形、5个边以上的多边形的转角可以是尖角或圆角。此外，孔洞22的形状也可以是圆形或椭圆形。由于网状结构21在两个方向延伸，而非单一方向延伸，因此可对图案化的叠层结构提供足够的支撑力，因而可避免仅单一延伸方向的已知叠层结构的弯曲或倒塌的问题。

请参照图3A与3B，在基底10上形成介电材料层24，以覆盖网状结构21并填满孔洞22。介电材料层24的材料可以是有机材料、无机材料或其组合。介电材料层24的材料例如是四乙氧基硅氧烷(TEOS)氧化硅、无掺杂硅玻璃(USG)、硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、高介电常数材料、低介电常数材料及其组合。低介电常数材料为介电常数低于4的材料层。介电材料层24的形成的方法可以采用等离子体增强型化学气相沉积法、次大气压化学气相沉积法、高深宽比沟填工艺(High Aspect Ratio Process，HARP)、高温热氧化工艺、低压化学气相沉积法、高密度等离子体化学气相沉积法(HDPCVD)等方式。

接着，请参照图4A与图4B，对介电材料层24进行平坦化工艺，至裸露出网状结构21的表面，在各孔洞22中留下的介电材料层形成介电层(或称绝缘柱)24a。平坦化工艺可以以顶盖层20为抛光停止层，利用化学机械抛光工艺(CMP)来实施。介电层(或称绝缘柱)24a在第三方向延伸，第三方向例如是Z方向。介电层(或称绝缘柱)24a可以进一步稳固住网状结构21。

其后，请参照图5A与图5B，移除网状结构21的至少部分第一条状物21a，以形成多个孔洞28，并形成多个位线叠层结构(或称为第一导线结构或条状结构)26。每一个位线叠层结构26包括主体部26a与多个延伸部26b。主体部26a在第二方向延伸；延伸部26b在第一方向延伸且与主体部26a连接。相邻的两条位线叠层结构26的延伸部26b，可以彼此相对应。在一实施例中，位线叠层结构(或称为第一导线结构)26为一鱼骨状叠层结构。主体部26a与多个延伸部26b的宽度可以依据实际的需要而设计为相同或相异。孔洞28的侧壁裸露出位线叠层结构26的延伸部26b的顶盖层18与20、绝缘层14与半导体层16、基底10以及介电层24a，而孔洞28的底部裸露出基底10。从另一个角度来看，位线叠层结构26与介电层24a组成另一个网状结构。而此另一网状结构，在两个方向延伸，而非单一方向延伸，因而可避免仅单一延伸方向的已知叠层结构的弯曲或倒塌的问题。

之后，请参照图6A与图6B，在基底10上形成电荷储存材料层32，以覆盖位线叠层结构26的表面并覆盖孔洞28的侧壁与底部。电荷储存材料层32可以单层材料层或是多层材料层。电荷储存材料层32的材料包括氮化硅。在一实施例中，电荷储存材料层32包括氧化硅层、氮化硅层以及另一氧化硅层的叠层结构。电荷储存材料层32的形成方法例如是化学气相沉积法以及热氧化法等。

之后，请参照图7A与图7B，对电荷储存材料层32进行平坦化，至裸露出位线叠层结构26的表面。在各孔洞28中留下的电荷储存材料层形成电荷储存层32a。平坦化工艺可以以顶盖层20为抛光停止层，利用化学机械抛光工艺来实施。

其后，请参照图8A与图8B，在基底10上形成导体层36，以覆盖位线叠层结构26上的电荷储存层32a的表面并填满孔洞28。导体层30的材料例如是未掺杂多晶硅或掺杂多晶硅。导体层36可以透过化学气相法来形成。

继之，请参照图9A与图9B，对导体层36进行平坦化工艺至裸露出位线叠层结构26的表面，以在每一孔洞28的电荷储存层32a上形成在第三方向延伸的栅极柱(或称为导体柱)36a。平坦化工艺可以以顶盖层20为抛光停止层，利用化学机械抛光工艺来实施。

之后，请参照图10A与图10B，在基底10上形成导体层40，以覆盖位线叠层结构26、电荷储存层32a以与门极柱36a的表面。导体层40可以是单层或是双层材料，例如是未掺杂多晶硅、掺杂多晶硅或硅化金属层。导体层40可以透过化学气相法来形成。

之后，请参照图11A与图11B，将导体层40图案化成多条字线(或称为第二导线)40a。每一字线40a在第一方向延伸，覆盖部分栅极柱36a、部分位线叠层结构26以及部分电荷储存层32a，且与在第一方向上排列的栅极柱36a电性连接。将导体层40图案化的方法可以利用微影与蚀刻工艺来实施。

请参照图9A与图11A以及图9B与图11B，本发明的三维存储器包括多个位线叠层结构(或称为第一导线叠层结构)26、多个栅极柱(或称为导体柱)36a、多个电荷储存层32a以及多条字线(或称为第二导线)40a。所述位线叠层结构26位于基底10上。所述位线叠层结构26包括相互交替的多个半导体层16与多个绝缘层14。每一位线叠层结构26包括主体部26a与多个延伸部26b，延伸部26b在第一方向延伸且与主体部26a连接，主体部26a在第二方向延伸。栅极柱36a在第三方向延伸。一个栅极柱36a位于相邻的两条位线叠层结构26的相对应的延伸部26b之间。栅极柱36a可以沿着第一方向与第二方向排列成阵列。第一方向与第二方向不同。第三方向与第一方向不同且与第二方向不同。举例来说，第一方向与第二方向实质上垂直；第一方向与第三方向实质上垂直；第二方向与第三方向实质上垂直。在一实施例中，第一方向是X方向，第二方向是Y方向，第三方向是Z方向。每一电荷储存层32a环绕对应的栅极柱36a的侧壁以及底部，且位于对应的栅极柱36a与相邻的两个延伸部26b的每一者之间。每一字线40a在第一方向延伸，覆盖部分栅极柱36a、部分电荷储存层32a以及位线叠层结构26的部分延伸部26a以及部分主体部26a。

本发明的三维存储器更包括顶盖层20与多个介电层24a。顶盖层20位于位线叠层结构26与字线40a之间。介电层24a分开地位于相邻的两条位线叠层结构26之间，且一个介电层24a位于相邻的两个电荷储存层32a之间。

综合以上所述，在本发明的上述实施例中，位线叠层结构的形成方法为：先将叠层结构图案化成网状结构的孔洞中填入介电层，之后再将网状结构的延伸部断开。由于网状结构在二维方向延伸，因此可以提供足够的支撑力，避免仅单一延伸方向的已知叠层结构的弯曲或倒塌的问题。而且，由于在断开延伸部之前，在网状结构的多个孔洞中已先填入介电层，故此介电层可以进一步稳固住网状结构，因此，后续在断开延伸部后，同样可以避免仅单一延伸方向的已知叠层结构的弯曲或倒塌的问题。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种三维存储器的制造方法，包括：

在一基底上形成一叠层结构，该叠层结构包括相互交替的多个半导体层与多个绝缘层；

图案化该叠层结构，以形成一网状结构，该网状结构具有在一第一方向延伸的多个第一条状物与在一第二方向延伸的多个第二条状物，这些第一条状物与这些第二条状物交会，且该网状结构具有多个第一孔洞；

在每一第一孔洞中填入一介电层；

移除该网状结构的至少部分这些第一条状物，以形成多个第二孔洞以及多个位线叠层结构，这些位线叠层结构以这些第二孔洞分隔开；

在每一第二孔洞的侧壁与底部形成一电荷储存层；

在每一第二孔洞的该电荷储存层上形成在一第三方向延伸的一栅极柱；以及

在这些栅极柱上形成多个字线，这些字线在该第一方向延伸。

2.根据权利要求1所述的三维存储器的制造方法，其中在图案化该叠层结构之前，更包括在该叠层结构上形成一顶盖层，该顶盖层的材料与这些绝缘层的材料不同。

3.根据权利要求1所述的三维存储器的制造方法，其中在每一第一孔洞中填入该介电层的步骤包括：

在该基底上形成一介电材料层，以覆盖该网状结构并填满这些第一孔洞；以及

对该介电材料层进行平坦化至裸露出该网状结构的表面。

4.根据权利要求1所述的三维存储器的制造方法，其中该介电层的材料包括氧化硅、氮化硅、氮氧化硅、高介电常数材料或低介电常数材料。

5.根据权利要求1所述的三维存储器的制造方法，其中在每一第二孔洞的侧壁与该基底的底部形成该电荷储存层的步骤包括：

在该基底上形成一电荷储存材料层，以覆盖这些位线叠层结构的表面并覆盖这些第二孔洞的侧壁与底部；以及

对该电荷储存材料层进行平坦化至裸露出这些位线叠层结构的表面。

6.根据权利要求1所述的三维存储器的制造方法，其中这些第一孔洞的形状包括矩形、菱形、圆形、或椭圆形。

7.根据权利要求1所述的三维存储器的制造方法，其中在每一第二孔洞的该电荷储存层上形成该栅极柱的步骤包括：

在该基底上形成一导体层，以覆盖这些位线叠层结构上的这些电荷储存层的表面并填满这些第二孔洞；以及

对该导体层进行平坦化至裸露出这些位线叠层结构的表面。

8.一种三维存储器，包括：

多个位线叠层结构，位于一基底上，每一位线叠层结构包括相互交替的多个半导体层与多个绝缘层，其中每一位线叠层结构包括一主体部与多个延伸部，这些延伸部在一第一方向延伸且与该主体部连接，该主体部在一第二方向延伸，该第一方向与该第二方向不同；

多个栅极柱，在一第三方向延伸，一个栅极柱位于相邻的两条位线叠层结构的相对应的两个延伸部之间，该第三方向与该第一方向不同且与该第二方向不同；

多个电荷储存层，每一电荷储存层环绕对应的该栅极柱的侧壁以及底部，且位于相邻的两个延伸部的每一者与对应的该栅极柱之间；以及

多条字线，每一字线在该第一方向延伸，且覆盖部分这些栅极柱、部分这些电荷储存层以及这些位线叠层结构的部分这些主体部与部分这些延伸部。

9.根据权利要求8所述的三维存储器，更包括一顶盖层，位于这些位线叠层结构与这些字线之间，该顶盖层的材料与这些绝缘层的材料不同。

10.根据权利要求8所述的三维存储器，更包括多个介电层，这些介电层分开地位于相邻的两条位线叠层结构之间，且一个介电层位于相邻的两个电荷储存层之间。