CN104808769A - 一种低功耗fpga器件 - Google Patents

Abstract

本发明公开一种低功耗FPGA器件，包括用户定义的可编程逻辑模块和SRAM存储器，可编程逻辑模块设有核心电源管脚，SRAM存储器设有SRAM电源管脚，电源管理器通过SRAM电源管脚向SRAM存储器供电，电源管理器通过核心电源管脚向可编程逻辑模块供电。SRAM存储器采用独立的电源供电，当器件进入待机状态时，电源管理器包括向SRAM存储器供电，不向可编程逻辑模块等其他模块供电，可实现在不影响器件高性能的同时，降低功耗及节省时间。由于SRAM存储器供电不间断，使得用户编程数据流被保存，用户逻辑不会丢失。在待机状态终止时，恢复供电后，器件可立刻进入工作状态，无需重新加载数据流文件，节省了时间及加载功耗。

Description

一种低功耗FPGA器件

技术领域

本发明涉及集成电路领域，更具体地，涉及一种在待机状态下功耗极低的FPGA器件。

背景技术

随着越来越多的电子应用对低功耗或电池供电的需求，节能变得尤为重要。当今的某些应用必须功耗非常低。

在过去的十年时间里，IC工艺从130nm快速发展到65nm并随后很快进入当前的16nm结点，工艺技术的每一次进步都使得功率管理变得更为重要。在130nm结点时，IC生产商就开始注意到晶体管的电流泄漏问题，即使在闲置模式下，晶体管也存在由于电流泄漏而带来的功率消耗。进入纳米工艺时代，IC的工作电压进一步下降，但电流泄漏问题更加严重，在器件的总功耗中占有相当大的比重。传统上FPGA供应商的产品设计面向范围广泛的应用，器件包含大量的高速晶体管，因此FPGA器件的功耗不容小视。与其它采用最先进工艺进行设计的IC一样，FPGA也采用了电流泄漏较大的晶体管设计。

FPGA器件的功率消耗主要有两类：静态功耗和动态功耗。静态功耗是由于晶体管的泄漏而引起的，因为即使不工作时晶体管仍然存在电流泄漏。动态功耗则是器件在执行任务时消耗的功率——与开关结点数量以及电、频率和电容等有关。在目前工艺结点，特别是低功耗FPGA产品静态功耗已成为主要焦点。它与产品待机状态的功耗直接现关。

目前低功耗FPGA的主要设计方法是采用低功耗工艺和低功耗器件，降低整个器件的功耗。而采用低功耗器件是以牺牲器件性能为代价的，以低功耗换取低性能，这在某些应用上是可行的。但是对于高性能的应用，就力不从心了，器件的物理特性是有极限的。目前各大晶圆厂开发出来的工艺已经是非常优化了，不可能再同时提高性能及降低功耗，故一般设计人员只能在功耗和性能之间选一。

发明内容

本发明为克服上述现有技术所述的至少一种缺陷（不足），提供一种在待机状态下功耗极低的FPGA器件，该FPGA器件在具有高性能的同时，具有低功耗的特点。

一种低功耗FPGA器件，包括用户定义的可编程逻辑模块和SRAM存储器，所述可编程逻辑模块设有核心电源管脚，SRAM存储器设有SRAM电源管脚，电源管理器通过SRAM电源管脚向SRAM存储器供电，电源管理器通过核心电源管脚向可编程逻辑模块供电。

该FPGA器件中的SRAM存储器使用独立的电源管脚，当器件***进入待机状态时，电源管理器包括向SRAM存储器供电，不向可编程逻辑模块等其他模块供电，则可实现在不影响器件高性能的同时，降低功耗。

另外由于SRAM存储器供电不间断，使得所有用户编程数据流被保存，用户逻辑不会丢失。故在待机状态终止时，恢复供电后，器件可立刻进入工作状态，无需重新加载数据流文件，节省了时间及加载功耗。

本方案使可编程逻辑器件（FPGA）中SRAM存储器（编程逻辑信息部分）单独供电，对整个可编程逻辑器件（FPGA）的用户逻辑断电。

上述低功耗FPGA器件还包括用于检测SRAM存储器数据流文件的检测模块。在待机状态终止时，恢复供电后，采用检测模块检测SRAM存储器内是否存在数据流文件，如果没有则重新加载数据流文件后进入工作状态，否则无需重新加载数据流文件，直接进入工作状态，节省了时间及加载功耗，提高便利性。

上述可编程逻辑模块至少包括寄存器，所述寄存器设有电源管脚，电源管理器通过电源管脚向寄存器供电。寄存器采用独立的电源管脚供电，在***进入待机状态时，用户寄存器中数据在进入待机状态时予以保留。

上述低功耗FPGA器件是从电源供电架构出发，在不降低FPGA器件性能的前提下，提供用户一个极低功耗的待机状态，可使FPGA从传统的应用进入到新的低功耗应用领域如手提设备，可穿戴设备等领域。

与现有技术相比，本发明技术方案的有益效果是：本发明中SRAM存储器采用独立的电源供电，当器件***进入待机状态时，电源管理器包括向SRAM存储器供电，不向可编程逻辑模块等其他模块供电，则可实现在不影响器件高性能的同时，降低功耗及节省时间。另外由于SRAM存储器供电不间断，使得所有用户编程数据流被保存，用户逻辑不会丢失。故在待机状态终止时，恢复供电后，器件可立刻进入工作状态，无需重新加载数据流文件，节省了时间及加载功耗。

附图说明

图1为现有FPGA芯片中电源在整体架构中的分配示意图。

图2为一个典型FPGA逻辑阵列架构图。

图3为一个典型FPGA逻辑阵列架构图。

图4为传统FPGA上电流程图。

图5为本发明FPGA上电流程图。

具体实施方式

附图仅用于示例性说明，不能理解为对本专利的限制；

为了更好说明本实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；

对于本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。

下面结合附图和实施例对本发明的技术方案做进一步的说明。

实施例1

图1为一个典型的可编程器件，其中包括一个用户定义的可编程逻辑模块和一个SRAM存储器。SRAM存储器中的SRAM阵列是用来存储编程数据并对可编程逻辑模块进行实时控制，以使其形成用户定义逻辑，实现用户的功能。图1中展示了电源管脚的的分配。

由于FPGA中包含大量的高速晶体管，漏电流造成的静态功耗主要在核心逻辑及输入输出电路中。而SRAM在静态状态下漏电极小，功耗极低。

图2是将SRAM阵列的电源独立出来，使用独立的电源管脚。这样可以在***电源管理上多了一个睡眠状态。

图3是一个***应用的例子，是在一个***板上的电源管理方式。FPGA与其它集成电路器件都在电源管理器件的统一管理下。由于FPGA器件有单独的电源管脚，因此当***进入待机状态时，电源管理器件可以只保留SRAM供电，而不向FPGA的其它电源管脚供电，这样整个器件的功耗变得极低。另一方面，由于SRAM部分电源还在，所有用户编程数据流还被保存，用户逻辑不会丢失。这样当待机状态终止，芯片恢复供电后，立刻进入工作状态。省却了重新加载数据流文件的步骤，节省了时间及加载功耗。

在可编程逻辑模块（逻辑模块）中除了组合逻辑（LUT）外，还有时序电路如用户寄存器（DFF）等，在本实例中将SRAM独立电源的方法进一步推广到用户寄存器电路中。用户寄存器电路的电源采用同样的方法，可以使得用户寄存器中的数据在进入待机状态是预以保留。

所有编程数据及用户逻辑寄存器数据都保留下来，对逻辑上不间断***的应用提供了有力的支持。出待机状态后，***可立即以待机状态前的状态继续运行下去，而不需要用户***从头开始运行，能够降低功耗节约时间。

在实际中，SRAM存储器包括若干个，是分布在用户逻辑中的。然而，传统的FPGA上电及加载数据流程需要改变来适应这种新的工作模式，图4为传统的FPGA上电流程示意图。

很明显这个流程在新的工作模式下会存在以下不足，当FPGA从待机状态上电时，上电复位功能会将SRAM存储的数据流文件清除，并重新加载数据流文件，整个过程耗费时间及功耗。将为用户带来不便。

本方法是在FPGA可编程逻辑模块加入检测模块，在上电过程中自动检测是否有数据流文件在SRAM中。其具体上电过程如图5所示，如果检测SRAM中没有数据流文件，则进行传统的上电流程；如果SRAM中有完整的数据流文件，则跳过上电复位及数据流加载程序，直接进入工作状态。

相同或相似的标号对应相同或相似的部件；

附图中描述位置关系的用于仅用于示例性说明，不能理解为对本专利的限制；

显然，本发明的上述实施例仅仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明权利要求的保护范围之内。

Claims (3)

1.一种低功耗FPGA器件，包括用户定义的可编程逻辑模块和SRAM存储器，其特征在于，所述可编程逻辑模块设有核心电源管脚，SRAM存储器设有SRAM电源管脚，电源管理器通过SRAM电源管脚向SRAM存储器供电，电源管理器通过核心电源管脚向可编程逻辑模块供电。

2.根据权利要求1所述的低功耗FPGA器件，其特征在于，还包括用于检测SRAM存储器数据流文件的检测模块。

3.根据权利要求1或2所述的低功耗FPGA器件，其特征在于，所述可编程逻辑模块至少包括寄存器，所述寄存器设有电源管脚，电源管理器通过电源管脚向寄存器供电。