CN104752192B - 一种在半导体衬底表面制作斜面的方法 - Google Patents

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Abstract

本发明涉及一种在半导体衬底表面制作斜面的方法、半导体器件及其制备方法，所述方法包括：提供半导体衬底，在所述半导体衬底中形成有第一凹槽，所述第一凹槽的侧面与水平面之间具有第一夹角；选用牺牲材料填充所述第一凹槽，其中，所述牺牲材料和所述半导体衬底具有不同的蚀刻选择比；蚀刻去除所有的所述牺牲材料的同时形成第二凹槽，所述第二凹槽的侧面与水平面之间具有第二夹角，所述第二夹角小于所述第一夹角。本发明所述方法能够制备角度更小的斜面作为斜面反射镜，不同硅片上的斜面反射镜可以通过简单的反射式耦合，耦合效率可以达到90%以上，极大的提高了耦合效率和器件性能。

Description

一种在半导体衬底表面制作斜面的方法
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种在半导体衬底表面制作斜面的方法、半导体器件及其制备方法。
背景技术
在电子消费领域，多功能设备越来越受到消费者的喜爱，相比于功能简单的设备，多功能设备制作过程将更加复杂，比如需要在电路版上集成多个不同功能的芯片，因而出现了3D集成电路（integrated circuit，IC）技术，3D集成电路（integrated circuit，IC）被定义为一种***级集成结构，将多个芯片在垂直平面方向堆叠，从而节省空间。
随着晶片面对面堆叠(F2F Stacking，Face to Face)技术的日趋成熟硅通孔技术同样也期望应用于的硅基的通信器件的3D封装技术当中，采用硅通孔（Through SiliconVia，TSV）以及位于硅通孔上方的金属互连结构形成电连接，然后进一步实现晶圆之间的键合。
此外，目前现有技术中还有基于硅平面波导器件通过硅光通孔(through siliconphotonic via，TSPV)来连接两块硅片上形成的平面波导器件，从而形成不同光学器件的3D封装。
在所述TSPV技术发展过程中，由于半导体中没有的45度斜面的刻蚀，使得在不同硅片上的不能通过简单的反射式耦合，而转向比较复杂的光栅耦合方式，而且，它的耦合效率比较低，通常只有20%～70%左右，而选用45度斜面，在不同硅片上的可以通过简单的反射式耦合，耦合效率可以达到90%以上。
虽然45度斜面可以具有很高的耦合效率，但是现有技术中并没有蚀刻45度斜面的方法，现有技术中可以蚀刻得到的斜面的角度为54.74°左右，由Si晶面性质可知，100晶面与111晶面的夹角为54.74°，如图1a所示，根据这个原理，可以刻蚀出深V型槽或者带有54.74°斜面的槽，图1b为在硅的晶向上的实际的TMAH各向异性湿法刻蚀工艺中得到的SEM图，所述角度为55.47°，和54.74°相差不大。
在目前的工艺流程中，缺少45°斜面反射镜来作为平面波导的耦合器件，只能透过光栅来进行耦合，但是藕和效率比较低，因此如何制备得到45°斜面对于3D IC技术具有重要的意义。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明提供了一种在半导体衬底表面制作斜面的方法，包括：
提供半导体衬底，在所述半导体衬底中形成有第一凹槽，所述第一凹槽的侧面与水平面之间具有第一夹角；
选用牺牲材料填充所述第一凹槽，其中，所述牺牲材料和所述半导体衬底具有不同的蚀刻选择比；
蚀刻去除所有的所述牺牲材料的同时形成第二凹槽，所述第二凹槽的侧面与水平面之间具有第二夹角，所述第二夹角小于所述第一夹角。
作为优选，所述第一夹角的角度为52.74°-56.74°。
作为优选，所述第二夹角的角度为42-48°。
作为优选，所述第二夹角的角度为45°。
作为优选，所述牺牲材料和所述半导体衬底的蚀刻选择比为3.2-3.6。
作为优选，所述牺牲材料和所述半导体衬底的蚀刻选择比为3.4。
作为优选，形成所述第一凹槽的方法包括:
在所述半导体衬底上形成硬掩膜层；
在所述硬掩膜层上形成图案化的光刻胶层，所述光刻胶上定义了所述第一凹槽的图案；
以所述图案化的光刻胶层为掩膜蚀刻所述硬掩膜层，以将所述图案转移至所述硬掩膜层上；
去除所述光刻胶层；
以所述硬掩膜层为掩膜蚀刻所述半导体衬底，以在所述半导体衬底中形成所述第一凹槽。
作为优选，所述半导体衬底选用Si衬底，并选用TMAH蚀刻所述Si衬底以形成所述第一凹槽，在所述第一凹槽中所述第一夹角为54.74°。
作为优选，所述第二凹槽的斜面边长为3微米-15微米。
作为优选，所述硬掩膜层选用非晶硅、氧氮化硅、氧化硅、掺杂氧化硅、氧碳化硅、氮化物、钛和氧化钛中的一种。
作为优选，所述牺牲材料选用湿法可显影填充材料。
作为优选，所述牺牲材料选用由酮类，醚类或烷烃类的有机溶剂，抗反射吸收材料，与标准四甲基氢氧化铵显影液反应的有机酸基团树脂，以及含氧、氟元素的有机基团树脂交联成而成的树脂材料。
作为优选，所述牺牲材料的分子量为1000-50000，折射率为1.0-3.0，消光系数为0.1-3.0。
作为优选，填充所述第一凹槽的方法为：
选用所述牺牲材料进行一次或多次涂覆；
涂覆完所述牺牲材料之后检查是否满足平坦化要求：
若满足平坦化要求则执行平坦化步骤，平坦化所述牺牲材料至所述半导体衬底；若不满足平坦化要求，则再次涂覆，至满足平坦化要求后再执行平坦化步骤。
作为优选，所述牺牲材料每次涂布剂量均为0.5ml-5ml，在涂覆牺牲材料之后还进一步包括烘烤的步骤，所述烘烤的温度均为60℃-250℃，烘烤时间为10秒-120秒。
作为优选，在形成所述第二凹槽之后还进一步包括：
在所述第二凹槽中沉积第一抗反射层，以形成具有第二夹角的反射面；
选用半导体材料填充所述第二凹槽；
然后在所述半导体材料层上沉积第二抗反射层。
本发明还提供一种半导体器件的制备方法，包括：
提供第一耦合元件和第二耦合元件，其中所述第一耦合元件和所述第二耦合元件选用上述的方法制备得到；
其中所述第一耦合元件和所述第二耦合元件中第二夹角的反射面相对设置，以实现反射式耦合。
作为优选，所述第二夹角的角度为45°。
作为优选，所述第一耦合元件和所述第二耦合元件之间还形成有熔覆层。
本发明还提供了一种上述的方法制备得到的半导体器件。
本发明为了解决现有技术中存在的问题通过制作45°斜面发射镜，来增加耦合器件的耦合效率。而目前基于硅的湿法各向异性刻蚀，只能刻蚀出54.74°，而通过湿法可显影材料的填充，进行平坦化，在进行干法刻蚀，制作出45°斜面，进而制作45°斜面反射镜，有了的45度斜面，不同硅片上的可以通过简单的反射式耦合，耦合效率可以达到90%以上，极大的提高了耦合效率和器件性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1a-1b为硅晶面中100晶面与111晶面之间夹角的结构示意图；
图2a-2b为所述半导体器件中包含45°斜面作为平面波导的耦合器件结构示意图；
图3a-3d为本发明一具体实施方式中所述45°斜面的制备过程中的剖视图；
图4为本发明一具体实施方式中所述蚀刻湿法可显影形成45°斜面的示意图；
图5为本发明一具体实施方式中制备45°斜面的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述半导体器件及其制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
本发明为了解决现有技术中存在的问题，提供了一种在半导体衬底表面制作斜面的方法，所述方法包括：
提供半导体衬底，在所述半导体衬底中形成有第一凹槽，所述第一凹槽的侧面与水平面之间具有第一夹角；
选用牺牲材料填充所述第一凹槽，其中，所述牺牲材料和所述半导体衬底具有不同的蚀刻选择比；
蚀刻去除所有的所述牺牲材料的同时形成第二凹槽，所述第二凹槽的侧面与水平面之间具有第二夹角，所述第二夹角小于所述第一夹角。
在所述方法中其中所述牺牲材料和所述半导体衬底的蚀刻选择比大于1，在蚀刻去除所述牺牲材料的同时，蚀刻去除部分所述半导体衬底，同时形成第二凹槽，使第二凹槽中斜面的角度变小，从而通过两步蚀刻形成角度更小的斜面。
在具体实施方式中所述第一夹角为的角度为52.74°-56.74°，所述第二夹角的角度为42°-48°。该具体实施方式仅仅为示例性的。
在本发明中其中所述第一凹槽中所述第一夹角的角度如图1b所示，是指所述斜面和水平面之间的锐角，具体地来说是指所述第一凹槽斜面和所述第一凹槽底面的延长线之间的夹角，为锐角。同样在后面涉及斜面夹角的情况时，若不特殊说明均指所述斜面和所述底面的延长方向上之间的锐角。
在本发明中所述第一凹槽和所述第二凹槽的蚀刻，所述牺牲材料的填充等均可以选用本领域常用的方法，并不局限于某一种。但是在本发明中为了使所述第二夹角小于所述第一夹角，所述半导体衬底的选择和所述牺牲材料层的选择并非任意的，两者之间要有一定的蚀刻选择比，因此在选定半导体衬底之后，需要根据该蚀刻选择比的需要选择所述牺牲材料层，或者在选定牺牲材料层之后，需要根据所述蚀刻选择比选择所述半导体衬底，两者之间需要满足蚀刻选择比的关系，两者之间需要进行搭配。
在本发明中所述蚀刻选择比是由所述第一夹角以及第二夹角确定的，如图4所示，其中所述第一夹角为β，第二夹角为α，其中实线轮廓为所述第一凹槽的轮廓，虚线轮廓为所述第二凹槽的轮廓，其中所述第一凹槽的深度为H，所述蚀刻去除的半导体衬底的厚度为Δh，所述Δh同时为第一凹槽和所述第二凹槽的深度差，因此，所述蚀刻选择比可以通过下述公式进行确定：
在确定所述第一夹角、所述第二夹角、第一凹槽的深度H以及第一凹槽和所述第二凹槽的深度差Δh之后可以通过上述公式进行计算。
在发明中为了更好的对所述方法进行说明，在下述的具体实施方式中所述第一夹角和所述第二夹角均选用了具体地的数值，例如所述第一夹角优选为54.74°，第二夹角优选为45°，但是需要说明的是本发明所述方法并不局限于该数值。
在本发明的一具体地实施方式中为了解决现有技术中作为平面波导的耦合器件的藕和效率比较低的问题，基于硅的湿法各向异性刻蚀，首先刻蚀出54.74°，而通过湿法可显影材料的填充，进行平坦化，再进行干法刻蚀，制作出45°斜面，进而制作45°斜面反射镜。通过制作45°斜面发射镜，来增加耦合器件的耦合效率。
具体地，首先提供半导体衬底，在所述半导体衬底中形成有第一凹槽，所述第一凹槽的斜面与水平面之间的夹角为52.74°-56.74°；
选用牺牲材料填充所述第一凹槽，其中，所述牺牲材料和所述半导体衬底的蚀刻选择比为3.2-3.6；
蚀刻去除所述牺牲材料，以形成第二凹槽，所述第二凹槽的斜面和水平面的夹角为45°。
下面结合图3a-3d对本发明所述平面波导耦合元件的制备方法做进一步的说明：
实施例1
首先，执行步骤201提供半导体衬底201，在所述半导体衬底上形成硬掩膜层202。
具体地，如图3a所示，其中所述半导体衬底为Si、多晶硅、绝缘体上硅（SOI）、中的一种。在本发明的具体实施方式中所述半导体衬底201优选为Si。
其中所述Si的晶面性质中，100晶面与111晶面的夹角为54.74°，如图1a所示，因此在本发明的一具体地实施方式中首先根据该性质刻蚀出深V型槽或者带有54.74°斜面的槽，然后进一步制备具有45°的斜面。
然后在所述半导体衬底201上形成硬掩膜层202，以覆盖所述半导体衬底，其中所述选用SiO2、非晶硅、氧氮化硅、氧化硅、掺杂氧化硅、氧碳化硅、氮化物、氮化硅、钛和氧化钛中的一种。当然也并不局限于所列举的材料，本领域技术人员还可以选用常用的其他材料作为所述硬掩膜层202。在本发明的一具体实施方式中所述硬掩膜层202优选为SiO2，其厚度为10-100nm，也并不局限于该数值范围。
执行步骤202，图案化所述硬掩膜层202，以在所述硬掩膜层202上形成开口。
具体地，在该步骤中蚀刻所述硬掩膜层202，以在所述硬掩膜层202上形成开口，露出所述半导体衬底201，进而蚀刻所述半导体衬底201，以形成第一凹槽，在该步骤中所述开口的形状定义了所述第一凹槽的位置以及开口。
在本发明的一具体实施方式中，首先在所述硬掩膜层202上形成的光刻胶层203，然后执行光刻工艺对所述打开需要刻蚀的窗口，在所述光刻胶上形成有所述第一凹槽的图案；然后以所述图案化的光刻胶层为掩膜蚀刻所述硬掩膜层202，以将所述图案转移至所述硬掩膜层202上，在所述硬掩膜层上形成开口，最后去除所述光刻胶层203。
在该步骤中可以选用干法蚀刻或者湿法蚀刻所述硬掩膜层202，当所述硬掩膜层202选用SiO2时，优选SiCoNi制程来蚀刻所述硬掩膜层202，所述SiCoNi制程中具体参数，本领域技术人员可以根据工艺需要进行选择，并不局限于某一数值。
执行步骤203，以所述硬掩膜层202为掩膜蚀刻所述半导体衬底201，以在所述半导体衬底201中形成所述第一凹槽，所述第一凹槽的斜面与水平面之间的第一夹角为52.74°-56.74°。
具体地，在该步骤中利用所述Si的晶面中100晶面与111晶面的夹角为54.74°的性质刻蚀出深V型槽或者带有54.74°斜面的槽，由于在蚀刻过程中的各种工艺变量，导致所述第一凹槽中斜面的夹角的误差在+2°和-2°左右，因此所得到的第一夹角为52.74°-56.74°。
其中所述第一凹槽的形状如图1a所示，可以为深V型槽或者带有54.74°斜面的槽，在该步骤中所述半导体衬底201选用硅，通过湿法蚀刻所述半导体衬底形成所述第一凹槽，作为优选，选用TMAH（四甲基氢氧化铵）溶液蚀刻所述Si衬底以形成所述第一凹槽，以使所述第一凹槽中晶面（111）和晶面（100）之间的第一夹角为54.74°，所述晶面（111）和晶面（100）的位置如图1a所示。
进一步，所述TMAH溶液中TMAH的质量分数为0.1%-10%，所述湿法蚀刻温度为25-90℃，所述湿法蚀刻时间为10s-1000s。
通过湿法蚀刻所述半导体衬底在所述半导体衬底中形成所述第一凹槽，如图3b所示，然后去除所述硬掩膜层202，在该步骤中选用具有较大蚀刻选择比的蚀刻方法来蚀刻所述硬掩膜层202，以避免对所述半导体衬底以及所述第一凹槽造成损坏。
执行步骤204，选用牺牲材料204填充所述第一凹槽。
进一步，选用所述牺牲材料204进行一次或多次涂覆所述第一凹槽；涂覆完所述牺牲材料204之后检查是否满足平坦化要求：若满足平坦化要求则执行平坦化步骤，平坦化所述牺牲材料204至所述半导体衬底201；若不满足平坦化要求，则再次涂覆，至满足平坦化要求后再执行平坦化步骤。
在本发明的一具体地实施方式中，为了确保牺牲材料204能够有效地填充硅片上的第一凹槽，可根据实际情况进行1～3次填充材料的涂覆；每进行完一次填充材料的涂覆后，都应对涂覆表现进行检测，以检查其是否满足填充后平坦化的要求，如果未满足要求，则可第2～3次涂覆，直至满足要求为止。在一个实施例中，每次所涂覆的填充材料的涂布剂量均为0.5ml到5ml，烘烤温度均为60℃到250℃，烘烤时间均为10秒到120秒。
在该步骤中，所述牺牲材料204并非任意选择的，其中，所述牺牲材料204和所述半导体衬底201的蚀刻选择比为3.2-3.6；优选为3.4，以确保能够将具有54.74°斜面的第一凹槽通过蚀刻后得到具有第二夹角为45°的斜面的第二凹槽。
所述牺牲材料204填充的为所述第一凹槽的轮廓，角度54.74°；填充湿法可显影填充材料之后，再经过全面（blank）干法刻蚀之后，即为虚线所示的第二凹槽，刻蚀后的硅的斜面，具有45°斜面，根据这两个角度，在该步骤中所述第一凹槽的深度为H，所述蚀刻去除的半导体衬底201的厚度为Δh，所述Δh同时为第一凹槽和所述第二凹槽的深度差，由该图可以得到下列关系式：
因此，通过计算可以知道所述牺牲材料204并非任意选择，其和所述半导体衬底201的蚀刻选择比为3.2-3.6；优选为3.4，当所述半导体衬底201选用硅时，具体地，如图3c所示，所述牺牲材料选用湿法可显影填充材料，进一步，所述牺牲材料204由酮类，醚类，烷烃类等有机溶剂、抗反射吸收材料、可与标准四甲基氢氧化铵显影液反应的有机酸基团树脂以及含氧、氟元素的有机基团树脂，交联成树脂从而形成；其分子量在1000到50000之间，折射率在1.0到3.0之间，消光系数在0.1到3.0之间，以保证所述牺牲材料和所述半导体衬底201的蚀刻选择比为3.2-3.6。
执行步骤205，蚀刻去除所述牺牲材料204，以形成第二凹槽，所述第二凹槽的斜面和水平面的第二夹角为45°。
具体地，结合图3d和图4，在该步骤中去除所述牺牲材料204的同时去除所述半导体衬底201，由于两者的蚀刻速率不一样，由图4中实现部分的第一凹槽蚀刻至虚线部分所示的第二凹槽，在该步骤中控制所述牺牲材料和所述半导体衬底201的蚀刻选择比为3.2-3.6，优选为3.4，当然由于实际的湿法界面与理论界面的角度不一定完全相同，所以，两种材料的选择比，需要通过步骤203中的湿法刻蚀斜面的角度来微调，从而最终得到的第二凹槽中的斜面的第二夹角的角度为45°。
在该步骤中选用干法蚀刻去除所述牺牲材料204，优选为全面（blank）干法刻蚀方法，以控制所述牺牲材料和所述半导体衬底201的蚀刻选择比为约为3.4，在本发明的一具体地实施方式中可以选择N2中的作为蚀刻气氛，还可以同时加入其它少量气体例如CF4、CO2、O2，所述蚀刻压力可以为50-200mTorr，优选为100-150mTorr，功率为200-600W，在本发明中所述蚀刻时间为5-80s，更优选10-60s，同时在本发明中选用较大的气体流量，作为优选，在本发明所述N2的流量为30-300sccm，更优选为50-100sccm。
作为优选，其中所述第二凹槽中的45°斜面的大小尺寸为边长3微米～15微米之间。
进一步，在制备得到具有45°斜面的凹槽之后，所述方法还包括制备平面波导耦合元件的其他常规方法，以得到具有较高耦合效率的耦合器件，为了更好的说明该实施例，下面对所述耦合元件的制备方法做进一步示例性说明，但是所述本发明所述方法并不局限于该示例。
在形成所述第二凹槽之后，所述方法还包括：
在所述第二凹槽中沉积第一抗反射层，以形成具有45°斜面的反射面；其中所述第一抗反射层可以选用本领域平面波导器件中常用的抗反射材料，并不局限于某一种。
然后选用半导体材料填充所述第二凹槽，并执行平坦化步骤，平坦化所述半导体材料至所述半导体衬底201，以形成高度均一的平面，最后在所述半导体材料层以及所述半导体衬底上沉积第二抗反射层，以覆盖所述半导体材料层以及所述半导体衬底，在所述第一抗反射层和所述第二抗反射层之间形成波导通路。
本发明为了解决现有技术中存在的问题通过制作45°斜面发射镜，来增加耦合器件的耦合效率。而目前基于硅的湿法各向异性刻蚀，只能刻蚀出54.74°，而通过湿法可显影材料的填充，进行平坦化，在进行干法刻蚀，制作出45°斜面，进而制作45°斜面反射镜，有了的45度斜面，不同硅片上的可以通过简单的反射式耦合，耦合效率可以达到90%以上，极大的提高了耦合效率和器件性能。
实施例2
本发明还提供了一种平面波导耦合器件的制备方法，包括：
提供第一耦合元件和第二耦合元件，其中所述第一耦合元件和所述第二耦合元件均可以通过实施例1中的所述方法制备得到；
其中所述第一耦合元件和所述第二耦合元件中45°斜面的反射面相对设置，以实现反射式耦合。
如图2a所示，其中所述耦合器件中包括第一耦合元件10和第二耦合元件20，其中所述第一耦合元件10和第二耦合元件20中均包括第一抗反射层101和第二抗反射层102，其中所述第一抗反射层101中具有45°的反射面103，所述第一耦合元件和所述第二耦合元件中45°斜面的反射面相对应的设置，通过所述设置其耦合效率可以达到90%以上。
作为优选，所述耦合器件中还可以进一步包含熔覆层30，如图2b所示，所述熔覆层30位于所述第一耦合元件和所述第二耦合元件之间，在所述熔覆层30中还形成有竖直方向的抗反射夹层，所述抗反射夹层与所述第一耦合元件和所述第二耦合元件中45°斜面相对应，以形成光反射的通路。
当然所述平面波导耦合器件的制备方法进一步包含其他常规的工艺步骤，在此不再赘述。
此外，本发明还提供了一种平面波导耦合元件和平面波导耦合器件，分别通过实施例1和实施例2所述方法制备得到，在所述元件和器件中均包含有45°的反射斜面，以保证具有较高的耦合效率。
图5为制备本发明制备半导体器件的工艺流程图，包括以下步骤：
步骤201提供半导体衬底，在所述半导体衬底中形成有第一凹槽，所述第一凹槽的侧面与水平面之间具有第一夹角；
步骤202选用牺牲材料填充所述第一凹槽，其中，所述牺牲材料和所述半导体衬底具有不同的蚀刻选择比；
步骤203蚀刻去除所有的所述牺牲材料的同时形成第二凹槽，所述第二凹槽的侧面与水平面之间具有第二夹角，所述第二夹角小于所述第一夹角。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (20)

1.一种在半导体衬底表面制作斜面的方法，包括：
提供半导体衬底，在所述半导体衬底中形成有第一凹槽，所述第一凹槽的侧面与水平面之间具有第一夹角；
选用牺牲材料填充所述第一凹槽并进行平坦化，其中，所述牺牲材料和所述半导体衬底具有不同的蚀刻选择比；
蚀刻去除所有的所述牺牲材料的同时形成第二凹槽，所述第二凹槽的侧面与水平面之间具有第二夹角，所述第二夹角小于所述第一夹角。
2.根据权利要求1所述的方法，其特征在于，所述第一夹角的角度为52.74°-56.74°。
3.根据权利要求1所述的方法，其特征在于，所述第二夹角的角度为42-48°。
4.根据权利要求3所述的方法，其特征在于，所述第二夹角的角度为45°。
5.根据权利要求1所述的方法，其特征在于，所述牺牲材料和所述半导体衬底的蚀刻选择比为3.2-3.6。
6.根据权利要求4所述的方法，其特征在于，所述牺牲材料和所述半导体衬底的蚀刻选择比为3.4。
7.根据权利要求1所述的方法，其特征在于，形成所述第一凹槽的方法包括:
在所述半导体衬底上形成硬掩膜层；
在所述硬掩膜层上形成图案化的光刻胶层，所述光刻胶上定义了所述第一凹槽的图案；
以所述图案化的光刻胶层为掩膜蚀刻所述硬掩膜层，以将所述图案转移至所述硬掩膜层上；
去除所述光刻胶层；
以所述硬掩膜层为掩膜蚀刻所述半导体衬底，以在所述半导体衬底中形成所述第一凹槽。
8.根据权利要求1所述的方法，其特征在于，所述半导体衬底选用Si衬底，并选用TMAH蚀刻所述Si衬底以形成所述第一凹槽，在所述第一凹槽中所述第一夹角为54.74°。
9.根据权利要求1所述的方法，其特征在于，所述第二凹槽的斜面边长为3微米-15微米。
10.根据权利要求7所述的方法，其特征在于，所述硬掩膜层选用非晶硅、氧氮化硅、氧化硅、掺杂氧化硅、氧碳化硅、氮化物、钛和氧化钛中的一种。
11.根据权利要求1所述的方法，其特征在于，所述牺牲材料选用湿法可显影填充材料。
12.根据权利要求1所述的方法，其特征在于，所述牺牲材料选用由酮类，醚类或烷烃类的有机溶剂，抗反射吸收材料，与标准四甲基氢氧化铵显影液反应的有机酸基团树脂，以及含氧、氟元素的有机基团树脂交联成而成的树脂材料。
13.根据权利要求1或12所述的方法，其特征在于，所述牺牲材料的分子量为1000-50000，折射率为1.0-3.0，消光系数为0.1-3.0。
14.根据权利要求1所述的方法，其特征在于，填充所述第一凹槽的方法为：
选用所述牺牲材料进行一次或多次涂覆；
涂覆完所述牺牲材料之后检查是否满足平坦化要求：
若满足平坦化要求则执行平坦化步骤，平坦化所述牺牲材料至所述半导体衬底；若不满足平坦化要求，则再次涂覆，至满足平坦化要求后再执行平坦化步骤。
15.根据权利要求14所述的方法，其特征在于，所述牺牲材料每次涂布剂量均为0.5ml-5ml，在涂覆牺牲材料之后还进一步包括烘烤的步骤，所述烘烤的温度均为60℃-250℃，烘烤时间为10秒-120秒。
16.根据权利要求1所述的方法，其特征在于，在形成所述第二凹槽之后还进一步包括：
在所述第二凹槽中沉积第一抗反射层，以形成具有第二夹角的反射面；
选用半导体材料填充所述第二凹槽；
然后在所述半导体材料层上沉积第二抗反射层。
17.一种半导体器件的制备方法，包括：
提供第一耦合元件和第二耦合元件，其中所述第一耦合元件和所述第二耦合元件选用权利要求1至16之一所述的方法制备得到；
其中所述第一耦合元件和所述第二耦合元件中第二夹角的反射面相对设置，以实现反射式耦合。
18.根据权利要求17所述的方法，其特征在于，所述第二夹角的角度为45°。
19.根据权利要求17所述的方法，其特征在于，所述第一耦合元件和所述第二耦合元件之间还形成有熔覆层。
20.一种基于权利要求17至19之一所述的方法制备得到的半导体器件。
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