一种容量可扩展的星载大容量存储***
技术领域
本发明属于星载数据存储领域,可应用于各种航空航天器载荷数据、星务遥测数据等的高速存储及回放。
背景技术
近年来,卫星应用数据量随着载荷技术的发展,对星载存储器容量提出了多样的要求。卫星应用数据依据载荷的种类、分辨率、工作时长等情况的不同,对星载存储器的存储容量级别需求也就不一样,例如,通信卫星、遥感卫星、高分辨率卫星对存储器容量需求从百G至数T级别不等;同时,为了适应中长期战略发展要求,大容量存储器须按照模块化、接口标准化进行设计,实现存储容量的扩展,即可通过增加/减少部组件达到提升/降低设备存储容量以满足不同类型卫星的应用需求。
目前,针对各型号卫星研制生产的大容量存储器基本为定制型,即根据卫星应用数据容量、数据接口等需求设计相适应的存储器设备,定制型设备存在研制周期长、成本昂贵等缺点,致使产品难以定型化生产。
发明内容
有鉴于此,本发明提供了一种容量可扩展的星载大容量存储***,采用该电路架构设计生产的大容量存储器,可以极大的降低研制成本、缩短研制周期、提高产品化程度,并且能满足不同型号卫星对存储器容量等级的不同需求。
为达到上述目的,本发明的技术方案为:该***为双总线架构,包括电源组件、控制和接口组件以及一个以上存储组件,各组件之间均通过层叠式电连接器连接,其中层叠式电连接器中具有多个传输节点,分别用于传输RS485总线信号、M-LVDS总线信号以及电源信号;其中RS485总线以及M-LVDS总线中均以控制和接口组件为主设备;各组件以堆叠的方式放置。
电源组件包括顺次相连的过流保护电路、浪涌抑制电路、滤波电路和DC/DC电路,其中将卫星平台提供的一次电源输入至过流保护电路,由DC/DC电路转换成其他各组件所需的二次电源。
控制和接口组件包括数据存储FPGA芯片和控制MCU芯片,控制MCU芯片连接至数据存储FPGA芯片的内部信号接口端。
数据存储FPGA芯片通过M-LVDS总线接口连接至M-LVDS总线,通过M-LVDS总线将输入数据进行路由分发至各存储组件,各存储组件的回放数据也通过M-LVDS总线进入到数据存储FPGA芯片中;数据存储FPGA芯片通过高速数据输入/输出接口连接卫星或其他外部设备,用于接收卫星或其他外部设备的输入数据,同时将各存储组件的回放数据通过高速数据输入/输出接口回放输出至卫星或者其他外部设备。
控制MCU芯片通过RS485总线接口连接至RS485总线,用于对各存储组件进行识别管理,存储每个存储组件的ID以及该存储***总的有效存储容量;控制MCU芯片通过总线接口连接卫星平台上的指令总线,接收并解析总线指令,根据总线指令控制数据存储FPGA芯片进行数据的输入和回放。
存储组件由逻辑控制FPGA和配置程序管理FPGA构成,其中配置程序管理FPGA通过RS485总线接口连接至RS485总线;逻辑控制FPGA通过M-LVDS总线接口连接至M-LVDS总线,用于完成输入数据的存储以及回放数据的回放处理。
针对每一个存储组件,在其逻辑控制FPGA选取多个预留的IO管脚固化其电平高低状态,作为标识该存储组件的ID供控制MCU芯片进行识别管理。
进一步地,M-LVDS总线采用半双工16bit数据并行模式的M-LVDS总线,共18对差分信号,包括:1对门控信号、1对时钟信号、16对数据信号,其中时钟信号速率采用100MHz。
进一步地,控制MCU芯片通过RS485总线接口连接至RS485总线,用于对各存储组件进行识别和管理,分为识别和管理两个部分:
步骤一、控制MCU芯片采用ID地址轮询—应答的方式对各存储组件进行识别,具体分为如下步骤:
步骤1)、控制和接口组件通过RS485总线向连接在其上的所有存储组件发送一一对应的轮询检测指令,每个轮询检测指令中具有对应存储组件的ID标识;
步骤2)、RS485总线上的存储组件接收到ID标识与自身ID一致的轮询检测指令后,在1ms内应答控制和接口组件;
步骤3)、控制和接口组件完成总线上所有组件的轮询检测后,确定所有存储组件数量及其各自的ID;
步骤4)、控制和接口组件根据所有存储组件的数量计算出存储***总的有效存储容量,保存各存储组件的ID和存储容量以及总的有效存储容量,并建立回放数据列表用于保存各存储组件中数据的存储信息。
步骤二、控制MCU芯片对各存储组件的管理包括两部分:
若控制MCU芯片接收到外部指令总线给出的数据记录指令,该控制MCU芯片根据该数据记录指令为数据分配存储空间,并通过RS485总线将存储空间分配至存储组件中,然后更新所保存的各存储组件的存储容量以及总的有效存储容量,同时更新回放数据列表。
若控制MCU芯片接收到外部指令总线给出的回放指令,然后读取回放数据列表,在回放数据列表不为空的情况下,顺次读取其中数据的存储信息,计算数据在其所属存储组件中的回放地址,然后通过RS485总线将回放地址发送至对应的存储组件进行数据回放。
有益效果:
1、本发明所提供的容量可扩展的星载大容量存储***区别于传统的定制型存储器设计方式,该电路***在总线拓扑结构上,以控制和接口组件作为主设备,扩展的各存储组件作为从设备,各从设备可以在不改变电路设计的情况下直接接入总线网络上,从而实现了存储空间的可扩展性;且总线拓扑中即包括高速数据总线M-LVDS总线,又包括低速数据总线RS485总线,均采用标准接口,实现了通用性;而且由于各组件之间采用堆叠的方式,因此可快速组装生产满足各种航天器的应用需求的大容量存储器,实现了便捷性。采用该电路架构设计生产的大容量存储器,可以极大的降低研制成本、缩短研制周期、提高产品化程度,并且能满足不同型号卫星对存储器容量等级的不同需求。
2、本***采用RS485总线配合M-LVDS总线实现各组件对高速数据总线资源的共享。采用RS485总线完成控制和接口组件对存储组件的指令分发,简化了M-LVDS总线访问冲突仲裁机制,降低FPGA逻辑代码的复杂度,提高可靠性。
附图说明
图1是本***各组成组件之间的连接堆叠关系结构图;
图2是本***中电源组件的功能框图;
图3是控制和接口组件功能框图;
图4是图9存储组件功能框图;
图5是M-LVDS总线拓扑结构;
图6是RS485总线拓扑结构;
图7是控制和接口组件MCU数据记录指令处理流程;
图8是控制和接口组件MCU数据回放指令处理流程;
图9是本***记录输入数据流程框图;
图10是本***回放数据流程框图。
具体实施方式
下面结合附图并举实施例,对本发明进行详细描述。
实施例1、
本发明提供了一种容量可扩展的星载大容量存储***,该***为双总线架构,其架构图如图1所示,该***包括电源组件、控制和接口组件以及一个或多个存储组件,各组件之间通过层叠式电连接器连接,其中层叠式电连接器中具有多个传输节点,分别用于传输RS485总线信号、M-LVDS总线信号以及电源信号;其中RS485总线以及M-LVDS总线中均以控制和接口组件为主设备;各组件以堆叠的方式放置。
双总线包括RS485总线以及M-LVDS总线。
电源组件的功能框图如图2所示,电源组件包括顺次相连的过流保护电路、浪涌抑制电路、滤波电路和DC/DC电路,其中将卫星平台提供的一次电源输入至过流保护电路,由DC/DC电路转换成其他各组件所需的二次电源。
控制和接口组件的功能框图如图3所示,控制和接口组件包括数据存储FPGA芯片和控制MCU芯片,以控制MCU芯片连接至数据存储FPGA芯片的控制端。
数据存储FPGA芯片通过M-LVDS总线接口连接至M-LVDS总线,通过M-LVDS总线将输入数据进行路由分发至各存储组件,各存储组件的输出数据也通过M-LVDS总线进入到数据存储FPGA芯片中;数据存储FPGA芯片通过高速数据输入/输出接口连接卫星或其他外部设备,用于接收卫星或其他外部设备的输入数据,同时将各存储组件的输出数据通过高速数据输入/输出接口输出至卫星或者其他外部设备。如图3所示,数据存储FPGA芯片的***电路包括数据缓存电路和程序配置电路,这些都是现有技术中常用的***电路,其中数据缓存电路用于对输入数据进行缓存,程序配置电路用于存储该数据存储FPGA芯片的配置程序。
控制MCU芯片通过RS485总线接口连接至RS485总线,用于对各存储组件进行识别管理,存储每个存储组件的ID以及该存储***总的有效存储容量;控制MCU芯片通过总线接口连接卫星平台上的指令总线,接收并解析总线指令,根据总线指令控制数据存储FPGA芯片进行数据的输入和输出。如图3中所示,控制MCU芯片的***电路包括数据存储器、程序存储器、时钟及看门狗电路、存储组件数据信息存储电路,这些都是先有技术中常用的***电路;其中数据存储器用于存储控制MCU芯片接收到的总线指令等数据,程序存储器用于存储控制MCU芯片中的程序,时钟及看门狗电路为控制MCU芯片提供时钟以及看门狗电路,存储组件数据信息存储电路用于存储每个存储组件的ID以及该存储***总的有效存储容量等信息。
存储组件的功能框图如图4所示,存储组件由逻辑控制FPGA和配置程序管理FPGA构成,其中配置程序管理FPGA通过RS485总线接口连接至RS485总线;逻辑控制FPGA通过M-LVDS总线接口连接至M-LVDS总线,用于完成输入数据的存储以及输出数据的回放管理。
针对每一个存储组件,在其逻辑控制FPGA选取多个预留的IO管脚固化其上高低电平状态作为标识该存储组件的ID供控制MCU芯片进行识别管理。各存储组件自身ID的标识通过判断FPGA标识I/O管脚的上下拉状态来确定。存储组件的逻辑控制FPGA留有5个IO管脚来标识各组件的身份ID,通过对这5个IO分别对电源上拉或对地下拉可产生25=32种状态标识,满足最多31个组件的组合。存储组件的管理控制FPGA在组件上电后,首先判断ID标志IO的状态,确定自身的ID身份标志码。
基于上述ID,本实施例中控制MCU芯片通过RS485总线接口连接至RS485总线,用于对各存储组件进行识别管理,该识别管理采用ID地址轮询—应答的方式,具体为:
步骤1)、控制和接口组件通过RS485总线向连接在其上的所有存储组件发送一一对应的轮询检测指令,每个轮询检测指令中具有对应存储组件的ID标识;
步骤2)、RS485总线上的存储组件接收到ID标识与自身ID一致的轮询检测指令后,在1ms内应答控制和接口组件;
步骤3)、控制和接口组件完成总线上所有组件的轮询检测后,确定堆叠的存储组件数量及其各自的ID;
步骤4)、控制和接口组件根据所有存储组件的数量计算出存储***总的有效存储容量,并更新保存在控制MCU芯片中的组件ID和总的有效存储容量。
控制和接口组件更新所保存的存储组件ID标识和存储容量信息后,即可对各存储组件进行***管理,实现载荷数据输入输出的地址空间映射和文件化管理。
本实施例中M-LVDS总线采用半双工16bit数据并行模式的M-LVDS总线,共18对差分信号,包括:1对门控信号、1对时钟信号、16对数据信号,其中时钟信号速率采用100MHz。所形成的M-LVDS总线拓扑结构如图5所示。
RS485总线拓扑结构如图6所示。
实施例2、
根据上述方案,本***中控制MCU芯片通过RS485总线接口连接至RS485总线,用于对各存储组件进行识别和管理,分为识别和管理两个部分:
步骤一、控制MCU芯片采用ID地址轮询—应答的方式对各存储组件进行识别,具体分为如下步骤:
步骤1)、控制和接口组件通过RS485总线向连接在其上的所有存储组件发送一一对应的轮询检测指令,每个轮询检测指令中具有对应存储组件的ID标识。
步骤2)、RS485总线上的存储组件接收到ID标识与自身ID一致的轮询检测指令后,在1ms内应答控制和接口组件。
步骤3)、控制和接口组件完成总线上所有组件的轮询检测后,确定堆叠的存储组件数量及其各自的ID。
步骤4)、控制和接口组件根据所有存储组件的数量计算出存储***总的有效存储容量,保存各存储组件的ID和存储容量以及总的有效存储容量,并建立回放数据列表用于保存各存储组件中数据的存储信息。
步骤二、控制MCU芯片对各存储组件的管理包括两部分:
如图9所示,若控制MCU芯片接收到外部指令总线给出的数据记录指令,该控制MCU芯片根据该数据记录指令为数据分配存储空间,并通过RS485总线将存储空间分配至存储组件中,然后更新所保存的各存储组件的存储容量以及总的有效存储容量,同时更新回放数据列表。
如图10所示,若控制MCU芯片接收到外部指令总线给出的回放指令,然后读取回放数据列表,在回放数据列表不为空的情况下,顺次读取其中数据的存储信息,计算数据在其所属存储组件中的回放地址,然后通过RS485总线将回放地址发送至对应的存储组件进行数据回放。
综上所述,以上仅为本发明的较佳实施例而已,并非用于限定本发明的保护范围。凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。