CN104733318B - 一种mos晶体管的制造方法 - Google Patents
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Abstract
本发明提供了一种MOS晶体管的制造方法，包括：a.提供半导体衬底，伪栅叠层，侧墙，以及源漏区；b.形成第一层间介质层，其的高度小于伪栅叠层的高度；c.去除所述第一层间介质层位于远离伪栅叠层的两端的部分，形成第一空位；d.在所述第一空位中填充第二层间介质层,其顶部位于第一层间介质层顶部和栅极叠层顶部之间；e.形成第三层间介质层覆盖第一层间介质层和第二层间介质层；f.在所述第三层间介质层中形成暴露出所述第一层间介质层的通孔；g.通过所述通孔去除所述第一层间介质层，形成第二空位；h.形成盖层填充所述通孔。本发明有效地减小了栅极寄生电容，提高了器件性能。
Description
技术领域
本发明涉及一种半导体器件结构及其制造方法，具体地，涉及一种MOS 晶体管结构及其制造方法。
背景技术
在MOSFET结构中，栅极寄生电容是影响器件频率响应和开关速度的关键性因素，决定栅极RC延时以及RF频率响应。为了提高器件性能，我们需要尽可能地减小MOSFET的寄生电容，而随着器件尺寸日益减小，寄生电容的影响越来越显著，进一步减小器件的寄生电容能够显著改善器件性能。
寄生电容是由器件的物理结构直接决定的，其大小与器件的尺寸直接相关。如图1所示，栅极寄生电容主要包括三部分：即内边缘寄生电容Cif，外边缘寄生电容Cof以及重叠寄生电容Cov。其中，外边缘寄生电容Cof是栅寄生电容中最主要的部分，它的大小与栅极长度、栅极高度以及栅与源漏之间的填充材料密切相关。受诸多限制，对于特定尺寸的器件，其栅极长度和栅极高度无法进一步缩小，器件结构的改变也会引起很多其他的负面效应，器件的寄生电容很难被进一步减小。
发明内容
本发明的实施例提供了一种MOS晶体管结构及其制作方法，减小了寄生电容，优化了器件性能。具体地，本发明的实施例提供的制造方法包括以下步骤：a.提供半导体衬底，位于所述衬底上方的栅极叠层，位于所述栅极叠层两侧的侧墙，以及位于所述栅极叠层两侧的衬底中的源漏区；b.在所述半导体结构上形成第一层间介质层，所述第一层间介质层的高度小于栅极叠层的高度；c.去除所述第一层间介质层位于远离栅极叠层的两端的部分，形成第一空位；d.在所述第一空位中填充第二层间介质层，其顶部位于第一层间介质层顶部和栅极叠层顶部之间；e.在所述半导体结构上形成第三层间介质层覆盖第一层间介质层和第二层间介质层，并进行化学机械抛光使其露出栅极顶部；f. 在所述第三层间介质层中以及所述第一层间介质层上方形成暴露出所述第一层间介质层的通孔；g.通过所述通孔去除所述第一层间介质层，形成第二空位； h.形成盖层填充所述通孔。在本发明的一个实施例中，所述和第二层间介质层与第三层间介质层的材料相同，与第一层间介质层的材料不同。
在本发明的一个实施例中，所述和第二层间介质层与第三层间介质层的材料是氮化硅或氧化硅。
在本发明的一个实施例中，第一层间介质层的材料为氧化硅或氮化硅。
在本发明的一个实施例中，所述第三层间介质层的厚度为10～30nm。
在本发明的一个实施例中，所述第一层间介质层的厚度与所述第三层间介质层的厚度之和等于伪栅叠层的高度。
在本发明的一个实施例中，所述盖层的材料与第三层间介质层相同。
在本发明的一个实施例中，所述栅极叠层后续可以去除，例如在步骤h 之后，还可以包括步骤i.去除伪栅叠层，形成栅极叠层。上述的伪栅叠层两侧，指的是在伪栅长度方向上的两侧。
相应的，本发明的实施例还提供了一种MOS晶体管结构，包括：衬底；位于所述衬底上方的栅极叠层；位于所述栅极叠层两侧的侧墙；位于所述侧墙两侧的空位；覆盖所述空位的层间介质层；以及位于所述栅极叠层两侧衬底中的源漏区。上述的栅极两侧，指的是在栅极长度方向的两侧。
在本发明的一个实施例中，所述层间介质层覆盖所述空位，其顶部与栅极叠层平齐。
在本发明的一个实施例中，所述层间介质层的厚度为10～30nm。
在本发明的一个实施例中，所述空位被层间介质层、侧墙以及衬底包围。
根据本发明提供的MOS晶体管结构及其制造方法，通过形成空心的层间介质层，在栅极与源漏区上方的层间介质层中形成空位，用空气取代之前的层间介质层材料，有效地减小了外部边缘区域材料的介电常数，同时削弱了源漏区与栅极之间的电容耦合效应，从而有效地减小了寄生电容，优化了器件性能。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为MOS器件栅寄生电容的示意图；
图2～图15为根据本发明的一个具体实施方式中该MOS器件各个制造阶段的剖面图。
附图中相同或相似的附图标记代表相同或相似的部件。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
如图15所示，本发明的一个实施例提供了一种MOS晶体管结构，包括：衬底100；位于所述衬底100上方的栅极叠层200；位于所述栅极叠层200两侧的侧墙102；位于所述侧墙102两侧的空位340；覆盖所述空位340的层间介质层350；以及位于所述栅极叠层200两侧衬底中的源漏区202。其中，所述层间介质层350覆盖所述空位340，其顶部与栅极叠层200平齐；其中，所述层间介质层350的厚度可以为10～30nm，所述空位340被层间介质层350、侧墙102以及衬底包围。
该衬底100优选是一薄的单晶硅层，也可以是单晶的锗硅合金。
栅极叠层200可以只为金属栅极，也可以为金属/多晶硅复合栅极，其中多晶硅上表面上具有硅化物。该栅极叠层可以是先栅工艺形成的，也可以是替代栅工艺形成的，如果是替代栅工艺形成的，则栅极叠层里面的栅介质层和金属层可能覆盖在衬底上和侧墙的内壁上。
根据本发明实施例提供的MOS晶体管结构，通过形成空心的层间介质层，在栅极与源漏区上方的层间介质层中形成空位，用空气取代之前的层间介质层材料，有效地减小了外部边缘区域材料的介电常数，同时削弱了源漏区与栅极之间的电容耦合效应，从而有效地减小了寄生电容，优化了器件性能。
下面结合附图对本发明的制作方法进行详细说明，包括以下步骤。需要说明的是，本发明各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。
如图2所示，首先提供衬底100。所述衬底材料为半导体材料，可以是硅，锗，砷化镓等，优选的，在本实施例中，所用衬底100为硅衬底。接下来在所述衬底100表面形成伪栅结构101。所述伪栅结构101可以是单层的，也可以是多层的。伪栅结构101可以包括聚合物材料、非晶硅、多晶硅或TiN，厚度可以为10nm～200nm。本实施例中，伪栅结构101包括多晶硅和二氧化硅，具体的，采用化学汽相淀积的方法在栅极空位中填充多晶硅，其高度略低于后续要形成的侧墙高度10～20nm，接着在多晶硅上方形成一层二氧化硅介质层，形成方法可以是外延生长、氧化、CVD等。接着采用常规CMOS工艺光刻和刻蚀所淀积的材料层形成伪栅叠层。
接下来，如图3所示，对伪栅结构101两侧的衬底100进行浅掺杂，以形成轻掺杂源漏区201，还可以进行Halo注入，以形成Halo注入区。其中浅掺杂的杂质类型与器件类型一致，Halo注入的杂质类型与器件类型相反。
接下来，如图4所示，在所述半导体结构上淀积侧墙102。具体的，例如可以用LPCVD淀积40nm～80nm厚的牺牲侧墙介质层氮化硅，接着用在栅电极两侧形成宽度为30nm～70nm的侧墙102。侧墙102还可以由氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合适的材料形成。侧墙102可以具有多层结构。侧墙102还可以通过包括沉积刻蚀工艺形成，其厚度范围可以是10nm -100nm，如30nm、50nm或80nm。
接下来，如图5所示进行源漏区注入，首先淀积一层厚度为10nm～35nm 厚的二氧化硅介质层(图中未示出)，并以该介质层为缓冲层，离子注入源漏区。对P型晶体而言，掺杂剂可以为硼或氟化硼或铟或镓等。对N型晶体而言，掺杂剂可以为磷或砷或锑等。掺杂浓度为5e1019cm-3～1e1020cm-3。
接下来，在所述半导体结构上形成第一层间介质层300，如图8所示。为了在后续工艺中进行选择性刻蚀，所述层间介质层300的材料接下来要形成的第二层间介质层320和第三层间介质层330的材料不同。在本实施例中，所述第一层间介质层300的材料为氧化硅。其中，所述第一层间介质层300 的高度小于伪栅结构101的高度，其顶部距离伪栅结构101顶部的距离可以为10～30nm。
接下来，如图7所示，在所述半导体结构顶部涂覆光刻胶，并按照光刻工艺的常规做法进行曝光、显影的步骤，形成光刻胶掩膜版301，使其覆盖需要保留的第一层间介质层300的部分，暴露出需要刻蚀的部分。其中，暴露出的第一层间介质层300的宽度可以为10～30nm。
接下来，如图8所示，对所述半导体结构进行刻蚀，去除所述第一层间介质层300位于远离伪栅叠层的两端，未被光刻胶掩膜版301覆盖的部分，形成空位。具体的，采用各向异性刻蚀，优选的，在本实施例中，采用干法等离子刻蚀。
接下来，在所述空位中填充第二层间介质层310，使其顶部位于第一层间介质层300顶部和栅极叠层顶部之间，如图9所示。其中，所述第二层间介质层310与第一层间介质层300的材料不同，本实施例中，第二层间介质层 310的材料为氮化硅。具体的，采用化学汽相淀积的方法在空位中填充第二层间介质层310，形成方法可以是外延生长、氧化、CVD等。
接下来，去除光刻胶掩膜301，在所述半导体结构上形成第三层间介质层 320，覆盖第一层间介质层300和第二层间介质层310，如图10所示。其中，所述第二层间介质层310与第三层间介质层320的材料可以相同，本实施例中，第三层间介质层320的材料为氮化硅。具体的，采用化学汽相淀积的方法在空位中填充第二层间介质层310，形成方法可以是外延生长、氧化、CVD 等，形成的第三层间介质层320的厚度可以为10～30nm。
接下来，在所述第三层间介质层320上形成通孔330，如图11所示。具体的，首先按照常规的光刻工艺，在所述半导体结构上形成光刻胶掩膜，覆盖将要形成通孔330以外的第三层间介质层320以及伪栅结构101，接下来，采用各向异性和/或各项同性选择刻蚀，形成所述通孔330，直至露出位于第三层间介质层320下方的第一层间介质层300。
接下来，采用选择性刻蚀，通过通孔330对第一层间介质层300进行刻蚀，直至去除第一层间介质层300，在其位置处形成空位340，如图12所示。具体的，可以采用湿法选择性刻蚀，所用腐蚀液对氧化硅和化硅的刻蚀选择比大于30：1。
接下来，形成盖层360填充所述通孔330，其目的在于使该半导体结构的层间介质层表面完整，便于后续工艺的进行。具体的，首先，在所述半导体结构上淀积牺牲材料层400，所述牺牲材料层400的材料与第二层间介质层 310的材料相同，并进行化学机械抛光，直至露出栅极叠层顶部。具体工艺步骤如图13所示，完成CMP之后，在所述通孔330顶部形成盖层360，如图 14所示。之后，所述第二层间介质层310、第三层间介质层320以及盖层360一起形成层间介质层350。
接下来，去除所述伪栅结构101，形成伪栅空位。去除伪栅结构101可以采用湿刻和/或干刻除去。在一个实施例中，采用等离子体刻蚀。接下来，如图15所示，在栅极空位中形成栅极叠层200。所述栅极叠层200包括栅极介质层和栅极接触层，所述栅极接触层可以只为金属栅极，也可以为金属/多晶硅复合栅极，其中多晶硅上表面上具有硅化物。
根据本发明实施例提供的形成MOS晶体管结构的方法，在栅极与源漏区上方的层间介质层中形成空位，用空气取代一部分层间介质层材料，有效地减小了外部边缘区域材料的介电常数，同时削弱了源漏区与栅极之间的电容耦合效应，从而有效地减小了寄生电容，优化了器件性能。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
Claims (7)
1.一种MOS晶体管的制造方法，包括：
a.提供半导体衬底(100)，位于所述衬底上方的伪栅结构(101)，位于所述伪栅结构两侧的侧墙(102)，以及位于所述伪栅结构两侧的衬底中的源漏区(202)；
b.在所述衬底中的源漏区(202)上形成第一层间介质层(300)，所述第一层间介质层(300)的高度小于伪栅结构(101)的高度；
c.去除所述第一层间介质层(300)位于远离伪栅结构的两端的部分，形成第一空位；
d.在所述第一空位中填充第二层间介质层(310)，其顶部位于第一层间介质层顶部和伪栅结构顶部之间；
e.在所述第一层间介质层(300)和第二层间介质层(310)以及所述伪栅结构上形成第三层间介质层(320)覆盖第一层间介质层(300)、第二层间介质层(310)和所述伪栅结构，并进行化学机械抛光使其露出伪栅结构顶部；
f.在所述第三层间介质层(320)中形成暴露出所述第一层间介质层(300)的通孔(330)；
g.通过所述通孔(330)去除所述第一层间介质层(300)，形成第二空位(340)；
h.形成盖层(360)填充所述通孔(330)。
2.根据权利要求1所述的制造方法，其特征在于，所述第二层间介质层(310)与第三层间介质层(320)的材料相同，与第一层间介质层(300)的材料不同。
3.根据权利要求1或2所述的制造方法，其特征在于，所述第二层间介质层(310)与第三层间介质层(320)的材料是氮化硅或氧化硅。
4.根据权利要求1或2所述的制造方法，其特征在于，第一层间介质层(300)的材料为氧化硅或氮化硅。
5.根据权利要求1所述的制造方法，其特征在于，所述第三层间介质层(320)的厚度为10～30nm。
6.根据权利要求1所述的制造方法，其特征在于，所述盖层(360)的材料与第三层间介质层(320)相同。
7.根据权利要求 1所述的制造方法，其特征在于，在步骤h之后，该方法还包括步骤：
i.去除所述伪栅结构(101)，形成栅空位，在所述空位中形成替代的栅极叠层(200)。
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