CN104733319A - 一种mos晶体管结构及其制造方法 - Google Patents
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Abstract
本发明提供了一种MOS晶体管的制造方法，包括：a.提供半导体衬底和伪栅叠层；b.在所述伪栅叠层两侧上形成淀积第一侧墙部分；c.在所述淀积第一侧墙部分垂直于衬底的表面上形成第二侧墙部分；d.去除所述第一侧墙部分位于伪栅叠层顶部以及源漏扩展区上位于第二侧墙部分外侧的部分，形成侧墙；e.在伪栅叠层两侧的衬底中形成源漏区，并形成层间介质层；f.去除所述伪栅叠层以形成开口，并在所述开口中在该位置填充栅极叠层；g.去除所述侧墙，形成空位；h.在所述层间介质层和伪栅叠层上淀积牺牲材料层使其填充空位顶部，并进行化学机械抛光，直至露出栅极叠层顶部。与现有技术相比，本发明有效地减小了栅极寄生电容，提高了器件性能。
Description
技术领域
本发明涉及一种半导体器件结构及其制造方法，具体地，涉及一种MOS晶体管结构及其制造方法。
技术背景
在MOSFET结构中，栅极寄生电容是影响器件频率响应和开关速度的关键性因素，决定栅极RC延时以及RF频率响应。为了提高器件性能，我们需要尽可能地减小MOSFET的寄生电容，而随着器件尺寸日益减小，寄生电容的影响越来越显著，进一步减小器件的寄生电容能够显著改善器件性能。
寄生电容是由器件的物理结构直接决定的，其大小与器件的尺寸直接相关。如图1所示，栅极寄生电容主要包括三部分：即内边缘寄生电容Cif，外边缘寄生电容Cof以及重叠寄生电容Cov。其中，外边缘寄生电容Cof是栅寄生电容中最主要的部分，它的大小与栅极长度、栅极高度以及栅与源漏之间的填充材料密切相关。受诸多限制，对于特定尺寸的器件，其栅极长度和栅极高度无法进一步缩小，器件结构的改变也会引起很多其他的负面效应，器件的寄生电容很难被进一步减小。
基于这一问题，本发明提供了一种新型半导体结构，在形成层间介质层之后刻蚀掉侧墙，在栅极与源漏区上方的层间介质层中形成空位，用空气取代之前的侧墙材料，有效地减小了外部边缘区域材料的介电常数，同时削弱了源漏区与栅极之间的电容耦合效应，从而有效地减小了寄生电容，优化了器件性能。
发明内容
本发明提供了一种MOS晶体管结构及其制作方法，减小了寄生电容，优化了器件性能。具体地，本发明提供的制造方法包括以下步骤：
a.提供半导体衬底和伪栅叠层，在所述伪栅叠层两侧的衬底中具有源漏扩展区；
b.在所述伪栅叠层两侧形成淀积第一侧墙部分；
c.在所述淀积第一侧墙部分垂直于衬底的表面上形成第二侧墙部分；
d.去除所述第一侧墙部分位于伪栅叠层顶部以及源漏扩展区上位于第二侧墙部分外侧的部分，形成侧墙；
e.在伪栅叠层两侧的衬底中形成源漏区，并在所述源漏区上方形成层间介质层；
f.去除所述伪栅叠层以形成开口，并在并在所述开口中填充栅极叠层；
g.去除所述侧墙，形成空位；
h.在所述层间介质层和伪栅叠层上淀积牺牲材料层，并进行化学机械抛光，直至露出栅极叠层顶部。
其中，在步骤b中，所述第一侧墙部分的材料为氮化硅。
其中，在步骤b中，所述第一侧墙部分的厚度为10～30nm。
其中，在步骤c中，所述第二侧墙部分与第二侧墙部分的材料相同。
其中，在步骤d中，所述去除第一侧墙部分的方法是各向异性刻蚀。
其中，在步骤d中，所述层间介质层的材料与侧墙的材料不同。
其中，在步骤d中，所述层间介质层的材料为氧化硅。
其中，在步骤g中，所述去除侧墙的方法是选择性刻蚀。
其中，在步骤h中，所述牺牲材料层的材料与层间介质层相同。
相应的，本发明还提供了一种MOS晶体管结构，包括：
衬底；
栅极叠层，位于所述衬底上方；
源漏区，位于所述栅极叠层两侧衬底中；
层间介质层，覆盖所述源漏区；
空位，位于所述栅极叠层两侧，被所述层间介质层和衬底包围；以及
盖层，覆盖所述空位顶部。
其中，所述空位与层间介质层相邻的面为弧形，其顶部的宽度小于底部的宽度。
其中，所述空位顶部的宽度为10～30nm，顶部与底部的宽度差为30～60nm。
其中，所述的厚度小于5nm。
根据本发明提供的MOS晶体管结构，在形成层间介质层之后刻蚀掉侧墙，在栅极与源漏区上方的层间介质层中形成空位，用空气取代之前的侧墙材料，有效地减小了外部边缘区域材料的介电常数，同时削弱了源漏区与栅极之间的电容耦合效应，从而有效地减小了寄生电容，优化了器件性能。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为MOS器件栅寄生电容的示意图；
图2～图12为根据本发明的一个具体实施方式的MOS器件各个制造阶段的剖面图。
附图中相同或相似的附图标记代表相同或相似的部件。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
参见图12，本发明提供了一种MOS晶体管结构，包括：衬底100；位于所述衬底100上方的栅极叠层200；位于所述栅极叠层200两侧的空位106；位于所述空位106顶部的盖层107；位于所述栅极叠层200两侧衬底中的源漏区202；以及覆盖源漏区202的层间介质层300。其中，所述空位106与层间介质层300相邻的面为弧形，其顶部的宽度小于底部的宽度，所述空位106顶部的宽度为10～30nm，顶部与底部的宽度差为30～60nm。其中，所述盖层107的厚度小于5nm。
该衬底100首选是一薄的单晶硅层，也可以是单晶的锗硅合金。
栅极叠层200可以只为金属栅极，也可以为金属/多晶硅复合栅极，其中多晶硅上表面上具有硅化物。
根据本发明提供的MOS晶体管结构，在形成层间介质层之后刻蚀掉侧墙，在栅极与源漏区上方的层间介质层中形成空位，用空气取代之前的侧墙材料，有效地减小了外部边缘区域材料的介电常数，同时削弱了源漏区与栅极之间的电容耦合效应，从而有效地减小了寄生电容，优化了器件性能。
下面结合附图对本发明的制作方法进行详细说明，包括以下步骤。需要说明的是，本发明各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。
首先提供衬底100。所述衬底材料为半导体材料，可以是硅，锗，砷化镓等，优选的，在本实施例中，所用衬底为硅衬底。
接下来，在所述衬底表面形成伪栅叠层101。所述伪栅结构101可以是单层的，也可以是多层的。伪栅结构101可以包括聚合物材料、非晶硅、多晶硅或TiN，厚度可以为10nm～200nm。本实例中，伪栅结构包括多晶硅和二氧化硅。具体的，首先采用化学汽相淀积的方法在所述半导体衬底上淀积多晶硅，接着在多晶硅上方形成一层二氧化硅介质层，形成方法可以是外延生长、氧化、CVD等。接着采用常规CMOS工艺，对所述二氧化硅介质层和多晶硅进行光刻和刻蚀，将图形化，形成伪栅叠层，如图2所示。
接下来，如图3所示，对伪栅结构102两侧的衬底100进行浅掺杂，以形成作为源漏延伸区的轻掺杂源漏区201。还可以进行Halo注入，以在源漏延伸区下方形成Halo注入区。其中浅掺杂的杂质类型与器件类型一致，Halo注入的杂质类型与器件类型相反。
接下来，在所述半导体结构上淀积第一侧墙部分102。所述第一侧墙部分102的目的是使形成的侧墙顶部具有一定的厚度，从而不会在后续工艺中被形成的层间介质层300覆盖，便于选择性刻蚀。第一侧墙部分102的材料为绝缘介质，可以为氧化硅或氮化硅。在本发明中，为了便于选择性刻蚀，所述第一侧墙部分102的材料为氮化硅。具体的，可以采用化学气相淀积、等离子体淀积等方法在所述半导体结构上淀积一层氮化硅，其厚度为10～30nm。
接下来，如图5所示，在所述第一侧墙部分102垂直于衬底的表面上形成第二侧墙部分103，所述第二侧墙部分103与第一侧墙部分102的材料相同。具体的，用LPCVD在第一侧墙部分102两侧的半导体衬底上淀积40nm～80nm厚的氮化硅，形成牺牲侧墙介质层，接着对所述牺牲侧墙介质层进行各向异性刻蚀，在伪栅结构两侧形成宽度为30nm～70nm的第二侧墙部分103。第二侧墙部分103还可以由氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合适的材料形成。第二侧墙部分103可以具有多层结构。第二侧墙部分103还可以通过包括沉积刻蚀工艺形成，其厚度范围可以是10nm-100nm，如30nm、50nm或80nm。
接下来，去除位于伪栅叠层101顶部以及源漏扩展区201表面的第一侧墙部分102，形成侧墙105。具体的，采用各向异性刻蚀对所述半导体结构进行刻蚀，刻蚀厚度等于第一侧墙部分102的厚度，直至露出源漏区所在的衬底和伪栅叠层顶部。此时第一侧墙部分102和第二侧墙部分103联合形成完整的侧墙结构105，如图6所示，所述侧墙105顶端的宽度大于第一侧墙部分102的宽度。
接下来，如图7所示进行源漏区202注入。首先淀积一层厚度为10nm～35nm厚的二氧化硅介质层（图中未示出），并以该介质层为缓冲层，进行离子注入以形成源漏区202，其中被侧墙105覆盖的区域为源漏延伸区201。对P型晶体而言，掺杂剂为硼或氟化硼或铟或镓等。对N型晶体而言，掺杂剂为磷或砷或锑等。掺杂浓度为5e1019cm-3～1e1020cm-3。
接下来，在所述半导体结构上形成层间介质层300，如图8所示。为了在后续工艺中进行选择性刻蚀，所述层间介质层300的材料与侧墙105不同。在本实施例中，所述层间介质层300的材料为氧化硅。
接下来，去除所述伪栅结构101，形成伪栅空位。可以采用湿法刻蚀和/或干法刻蚀除去伪栅结构101。在一个实施例中，采用等离子体刻蚀除去伪栅结构101。接下来，如图9所示，在栅极空位中形成栅极叠层200。所述栅极叠层200包括栅极介质层和栅极接触层，所述栅极接触层可以只为金属栅极，也可以为金属/多晶硅复合栅极，其中多晶硅上表面上具有硅化物。
接下来，去除所述侧墙105，形成空位106，所述空位106位于源漏延伸区201的上方。具体的，可以采用湿法选择性刻蚀去除侧墙105，所用腐蚀液对氮化硅和氧化硅的刻蚀选择比大于30：1。完成刻蚀之后的半导体结构如图10所示。
接下来，在所述半导体结构上淀积牺牲材料层400，并进行化学机械抛光（CMP），直至露出栅极叠层顶部，其目的在于封闭空位106顶部，使其顶部被牺牲材料层400未被刻蚀的部分覆盖，便于之后的工艺进行互联布线等工作，所述牺牲材料层400的材料与层间介质层300的材料相同，具体工艺步骤如图11所示。完成CMP之后，在所述空位105顶部形成盖层107，如图12所示。
根据本发明提供的MOS晶体管结构，在形成层间介质层之后刻蚀掉侧墙，在栅极与源漏区上方的层间介质层中形成空位，用空气取代之前的侧墙材料，有效地减小了外部边缘区域材料的介电常数，同时削弱了源漏区与栅极之间的电容耦合效应，从而有效地减小了寄生电容，优化了器件性能。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、结构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易理解，对于目前已存在或者以后即将开发出的工艺、结构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、结构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
Claims (13)
1.一种MOS晶体管的制造方法，包括：
a.提供半导体衬底（100）和伪栅叠层（101），在所述伪栅叠层（102）两侧的衬底中具有源漏扩展区（201）；
b.在所述伪栅叠层两侧形成第一侧墙部分（102）；
c.在所述第一侧墙部分（102）垂直于衬底的表面上形成第二侧墙部分（103）；
d.去除所述第一侧墙部分（102）位于伪栅叠层（101）顶部以及位于源漏扩展区（201）上第二侧墙部分（103）外侧的部分，形成侧墙（105）；
e.在伪栅叠层两侧的衬底中形成源漏区，并在所述源漏区上方形成层间介质层（300）；
f.去除所述伪栅叠层（101）以形成开口，并在所述开口中填充栅极叠层（200）；
g.去除所述侧墙（105），形成空位（106）；
h.在所述层间介质层（300）和所述伪栅叠层（101）上淀积牺牲材料层（400）使其填充空位（106）顶部，并进行化学机械抛光，直至露出所述栅极叠层（101）顶部，使未被刻蚀掉的牺牲材料层在所述空位（106）顶部形成盖层（107）。
2.根据权利要求1所述的制造方法，其特征在于，在步骤b中，所述第一侧墙部分（102）的材料为氮化硅。
3.根据权利要求1或2所述的制造方法，其特征在于，在步骤b中，所述第一侧墙部分（102）的厚度为10～30nm。
4.根据权利要求1所述的制造方法，其特征在于，在步骤c中，所述第二侧墙部分（103）与第一侧墙部分（102）的材料相同。
5.根据权利要求1所述的制造方法，其特征在于，在步骤d中，所述去除第一侧墙部分（102）的方法是各向异性刻蚀。
6.根据权利要求1所述的制造方法，其特征在于，在步骤d中，所述层间介质层（300）的材料与侧墙（105）的材料不同。
7.根据权利要求1或6所述的制造方法，其特征在于，在步骤d中，所述层间介质层（300）的材料为氧化硅。
8.根据权利要求1所述的制造方法，其特征在于，在步骤g中，所述去除侧墙（105）的方法是选择性刻蚀。
9.根据权利要求1所述的制造方法，其特征在于，在步骤h中，所述牺牲材料层（400）的材料与层间介质层（300）相同。
10.一种MOS晶体管结构，包括：
衬底（100）；
栅极叠层（200），位于所述衬底（100）上方；
源漏区（202），位于所述栅极叠层（200）两侧衬底中；
层间介质层（300），覆盖所述源漏区（202）；
空位（106），位于所述栅极叠层（200）两侧，被所述层间介质层（300）和衬底（100）包围；以及
盖层（107），覆盖所述空位（106）顶部。
11.根据权利要求10所述的晶体管结构，其特征在于，所述空位（106）与层间介质层（300）相邻的面为弧形，其顶部的宽度小于底部的宽度。
12.根据权利要求10所述的晶体管结构，其特征在于，所述空位（106）顶部的宽度为10～30nm，顶部与底部的宽度差为30～60nm。
13.根据权利要求10所述的晶体管体结构，其特征在于，所述盖层（107）的厚度小于5nm。
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