CN1047249C

CN1047249C - 半导体存储器

Info

Publication number: CN1047249C
Application number: CN94119568A
Authority: CN
Inventors: 竹内干; 堀口真志; 青木正和; 松野胜己; 阪田健; 卫藤润
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-12-22
Filing date: 1994-12-21
Publication date: 1999-12-08
Anticipated expiration: 2014-12-21
Also published as: KR950020705A; TW271008B; JPH07182872A; KR100343646B1; JP3279025B2; CN1112716A

Abstract

涉及使用用铁电体的半导体存储器，特别是可以得到不存在由于极化反转疲劳引起速度降低并且可以进行和DRAM进行相同的处理的非易失性存储器。在具有多个至少由1个晶体管和1个铁电体电容器构成的存储单元的存储器中，通常，作为易失性存储器即DRAM进行读出和写入。另一方面，仅在电源接通时，检测铁电体电容器的极化方向，进行变换为电容器的节点电位的动作。

Description

半导体存储器

本发明涉及采用铁电体制成的半导体存储器，该半导体存储器不会由于极化反转疲劳而使速度劣化和DRAM进行同样的处理，同时又是非易失性存储器。

使用铁电体制成的存储器、铁电随机存取存储器(FERAM：以后称铁电存储器)是利用铁电体的极化方向进行存储的非易失性存储器。

但是，当进行读出和写入时，随着极化反转后发生极化反转疲劳，速度也会减慢。

另一方面，以往有将铁电存储器与DRAM(动态随机存取存储器)共用的装置。这是在电源接通的时刻为FERAM，在中间时间为DRAM，然后，在电源切断的时刻为FERAM的存储器。在作为DRAM使用时，由于进行读出写入不进行极化反转，所以，不会发生疲劳，在使用结束后又恢复到FERAM状态，成为非易失性存储器。但是，在这种装置中，如果在作为DRAM使用的过程中电源被切断等不能恢复为FERAM就结束时，则存储信息将全部消失，这是它的一个缺点。

图1是旧有的铁电体、DRAM两用存储器一个示例。

例如，特开平3-283176号公报记载的FERAM/DRAM两用存储器的阵列结构，就是图1所示的结构。该阵列结构与DRAM一样，存储单元由1个晶体管和1个电容器构成。为了向所希望的单元写入非易失性信息，使晶体管进行选择导通状态，使所希望的电容器的一个电极与数据线导通后，可以使数据线成为0V或VCC。

另一方面，如图1听示，在作为铁电存储器使用时，由于极板线处于VCC/2的电位，所以通过选择方式，将电场施加到所希望的铁电电容器上，从而产生与非易失性信息相对应的极化作用。极化方向是铁电体的特性，即使切断电源也不会丢失。此时，在读出该单元的非易失性信息的过程中，数据线充电到0V后便处于悬浮状态，然后，使晶体管通过选择方式导通。结果，由于极板线处于VCC/2的电位，所以，由此向被选定的铁电电容器施加电场。该电场的方向总是一定，而铁电体的极化方向却与非易失性信息相对应，有时保持原有的极化方向不变，有时发生极性反转。并且，在极化方向发生反转时，有大电流流入存储单元。只要利用，例如，上述公报所述的方法检测该流入电流，便可读出非易失性信息。

由上述说明可知，每次读取非易失性信息时，由于铁电体的极化方向都处于同一方向，所以，必须进行信息的再写入。并且，当处于反向极化的存储状态时，每次的读出动作都必须经过2次极化反转。另一方面，在进行每次极化反转时，铁电体电容器都发生劣化，直到最后不能加电压时就不能维持极化了。因此，为了使铁电存储器成为可靠性高的非易失性存储器，最好尽可能减少极化反转的次数。另外，另一个问题就是极化的反转需要一定的时间，所以还会使读出速度相应减慢。

作为解决随着极化反转铁电体膜的劣化和读出速度降低的问题，在上述特开平3-283176号公报中提出了以下方法。即，在处于平常的工作状态时，使极板线成为例如VCC，而在作为DRAM使用，在切断电源之前，在上述铁电存储器的读出动作方式下进行非易失性信息的存储。如果使极板线成为VCC，不论存储部分的电位为0V或VCC，信息都不发生反转，因此，可以避免铁电电容器的劣化问题，从而读出速度也不会降低。然后，当接通电源时，只要利用上述铁电存储器的动作读出非易失性信息，就可以切实发挥非易失性存储器的功能。

但是，在上述旧有的DRAM、铁电存储器两用方式中，是在电源接通时成为铁电存储器，然后成为DRAM，进行读出写入，读出写入结束之后，必须再次恢复为铁电存储器，所以，对于存储器的用户来说，必须有意识地进行DRAM与铁电存储器的模式切换，并且，在插脚的配置方面，还必须要有冗余的F/D插脚等，结果会使***复杂化。对用户说来，显然最好是不必为内部复杂的模式切换操心的存储器，该存储器具有和DRAM相同的使用方法、插头的配置问题以及非易失性的附加价值。

本发明的目的就是为了解决上述旧有的问题而提出的，目的旨在提供一种半导体存储器，该半导体存储器可以具有和DRAM相同的使用方法、插脚配置以及非易失性。

另外，本发明的另一个目的是要提供一种半导体存储器，以铁电电容器作为存储单元的结构元件，在进行信息读出时不发生极性反转、降低铁电电容器的膜的劣化程度，从而读出速度也不会随极化反转而降低。

本发明的第3个目的在于提供一种非易失性半导体存储器，该半导体存储器的可靠性高并且动作速度快。在遇到由于意外事故而切断电源时，最新信息仍然可以作为非易失性信息保存。

为了达到上述各个目的，本发明的半导体存储器在至少具有多个由1个晶体管和1个铁电体电容器构成的存储单元的存储器中，通常，作为易失性存储器即DRAM进行读出及写入动作。但是，极板电位不但平时为VCC/2，而且在读出时的数据线预充电电位也同样为VCC/2。另一方面，仅在电源接通时检测铁电体电容器的极化方向，进行变换为电容器节点的电位的动作。即，作为从非易失性信息向易失性信息的变换模式(铁电存储器模式)而动作。DRAM模式与铁电存储器模式的切换，是利用在内部生成的铁电存储器-DRAM切换信号进行的。即，在电源接通时，当检测到电源接通就使上述切换信号成为表示铁电存储器模式的电平，例如为低电平。另一方面，当从非易失性信息向易失性信息的变换动作对所有的存储单元都已结束时，在检测到该状态时就使上述切换信号成为表示DRAM模式的电平，例如为高电平。

换言之，在本发明中，插脚的配置和DRAM一样，不需要F/D插脚。在电源接通的同时或为铁电存储器，在该状态下进行读出写入时，发生极化反转，但是，在内部的切换信号发生电路的控制下，就自动变换为DRAM模式。在DRAM模式时，在读出动作过程中不发生极化反转，而在写入动作过程中发生极化反转。并且，在以DRAM模式使用过程中，如果电源被切断，也可以保持与该时刻铁电体电容器膜极化方向相对应的0V或VCC的非易失性信息。

在本发明中，通常以DRAM模式进行动作。所以，没有信息读出时的极化反转，结果，不存在铁电体膜的劣化和读出速度降低的问题。特别是，由于将极板电位和数据线预充电电位设定为VCC/2，所以，信息读出时可以得到上述效果，另一方面，在转变为信息写入状态时，就作为与电容器节点电位相对应的易失性信息和作为铁电体膜的极化方向相对应的非易失性信息进行改写。结果，本存储器的用户不必为铁电存储器模式与DRAM模式的切换操心，并且可以将电源切断时的信号保存在存储器内。另外，在电源接通时，利用内部发生的信号先以铁电存储器模式起动，自动地进行从非易失性信息向易失性信息的变换，在变换动作结束之后，再利用内部发生的信号使其转换为DRAM模式。因此，在电源接通时用户也不必为两种模式的切换操心。即，按照本发明，可以得到处理方法及插脚的配置与DRAM相同、信息读出次数、读出速度和DRAM的基本上相同并且是非易失性的存储器。换言之，本发明可以提供集成度高、可靠性高、动作速度快并且使用极其方便的非易失性存储器。在进行改写动作时，虽然伴有极化反转，但是，改写次数的限制远远大于例如在电可擦可编程只读存储器(EEPROM)中所考虑的限制10⁶次，预计可以大于10¹¹次，所以，在多数***中都可以毫无问题地使用。

图1是旧有的铁电存储器-DRAM两用存储器的简要结构图。

图2是本发明第1实施例的铁电存储器模式/DRAM模式切换信号发生电路的接线图。

图3是本发明第2实施例的铁电存储器模式/DRAM模式切换信号发生电路的接线图。

图4是本发明第3实施例的铁电存储器模式/DRAM模式切换信号发生电路的接线图。

图5是本发明第4实施例的铁电存储器模式/DRAM模式切换信号发生电路的接线图。

图6是本发明中在电源接通时指定从非易失性信息向易失性信息变换的外部信号的一例的时间图。

图7是本发明一个实施例的铁电存储器模式/DRAM模式切换信号发生电路的结构图。

图8是图7中的电源电压检测电路的输出特性图。

图9是图8的电源电压检测电路的一个示例。

图10是本发明一个实施例的预充电电路的结构图，图中示出利用F/Dsig的铁电存储器模式/DRAM模式的切换方式。

图11是本发明另一实施例的预充电电路的结构图，图中示出利用F/Dsig的铁电存储器模式/DRAM模式的切换方式。

图12是图10或图11的存储器阵列在电源接通时铁电存储器模式的工作波形图。

图13是图10或图11的存储器单元阵列在检索动作结束时从铁电存储器模式向DRAM模式转换时的工作波形图。

图14是图10或图11的存储器阵列的DRAM模式工作波形图。

图15是本发明另一实施例的工作波形图，图中示出从易失性信息向非易失性信息定期变换方式。

下面，参照附图说明本发明的实施例。

图2是本发明的铁电存储器模式/DRAM模式切换信号发生方法的第1个实施例。

如图2所示，在电源接通时，铁电存储器模式/DRAM模式切换信号发生电路F/Dsig。GEN使模式切换信号F/Dsig成为例如低电平，表示以铁电存储器模式而动作。

这时，顺序对铁电存储器/DRAM两用存储器的存储单元进行访问，进行从作为铁电体电容器模的极化方向而存储的非易失性信息向作为电容器节点电位的易失性信息的变换，即进行检索动作。当上述检索动作结束时，就使模式切换信号F/Dsig成为，例如，高电平，表示是在作为DRAM模式进行工作。向DRAM模式的变换，与检索动作的结束相对应，由内部控制电路发生的信号进行。按照本实施例，本存储器的用户不必为铁电存储器模式/DRAM模式的切换操心，可以获得与DRAM进行同样的处理，并且是非易失性的存储器。而且，由于通常是作为DRAM使用，所以，不存在铁电体膜的劣化和信息读出速度降低的问题，从而可以得到可靠性高、速度快的非易失性存储器。

图3是本发明的铁电存储器模式/DRAM模式切换信号发生方法的第2实施例。

基本上和图2相同，但是，在图3中，示出了使用DRAM控制部的一部分发生向DRAM模式的转移信号的方式。即，在以铁电存储器的模式向存储单元进行上述检索动作的访问方式和例如，以DRAM模式进行自动更新动作的方式相同，是根据时钟脉冲发生器CLKG的时钟，通过利用内部地址计数器AC按照由低位地址向上的顺序进行计时。地址计数器AC可以兼作DRAM模式中的自动刷新动作时所用的地址计数器之用。当检索动作结束时，由于从AC的最高位输出进位信号，所以，上述切换电路接收到该进位信号后，即以此作为模式切换信号F/Dsig，发生表示DRAM模式动作的输出信号，例如高电平信号。也可以采用另一种方式，即在检测到地址计数器AC达到最大值时，即进行向DRAM模式转换的动作。

为了防止在对所有存储单元的检索动作尚未结束时就发生向DRAM模式转换的误动作，不言而喻，在电源接通的同时要将地址计数器设定为0，以使检索动作的起始地址为最低位的地址。

按照本实施例，本存储器的用户不必为内部的铁电存储器模式与DRAM模式的切换操心，从而可以得到非易失性并且可以进行与DRAM相同的处理方式的存储器。而且，由于通常是以DRAM模式动作，所以，并不像总是作为铁电存储器模式、而在每次读出信息时使铁电体电容器膜的极化发生反转的情况那样，所以铁电体电容器膜的疲劳程度很小可以得到可靠性高的存储器。

图4是本发明的铁电存储器模式/DRAM模式切换信号发生方法的第3个实施例。

在图4中，指示向DRAM模式转换的信号发生方法与图3不同的地方是不是从地址计数器AC直接输出指示信号，而是从解读该计数的译码器Dec将指示信号输给切换信号发生电路。例如，设置新的虚低位地址DRA，预先设定在电源接通时在与图3一样进行的检索动作最后的低位地址之后，发生该虚低位地址DRA。例如，在进行检索动作时，通过利用时钟脉冲发生器CLKG的时钟，使地址计数器AC动作，利用低位地址译码器RADec从计数器输出中读出低位地址，从而将与该低位地址相对应的1个或多个字驱动器WD激活。但是，当业已出现虚低位地址DRA之时，即向F/Dsig输出，通知检索动作已结束。

通常，作为DRAM进行信息读出写入时，切换开关进行切换动作，从而读入来自低位地址缓冲器RAB的外部地址。

按照本实施例，本存储器的用户不必为内部的铁电存储器模式与DRAM模式的切换操心，可以得到非易失性并且可以进行与DRAM相同的处理的存储器。而且，由于通常是作为DRAM模式动作的，所以，与总是作为铁电体存储器模式每次读出信息时使铁电体电容器膜的极化发生反转的情况相比，铁电体电容器膜的疲劳很小，可以得到可靠性高的存储器。

图5是本发明的铁电体存储器模式/DRAM模式切换信号发生方式的第4个实施例。

在图5中，指示向DRAM模式转换信号的发生方式和图3，图4不同。首先，和图2一样在检测到电源接通时，使F/Dsig的信号成为铁电存储器模式。与此同时，使存储器内所装的定时器动作。该定时器可以使用与例如模拟静态随机存取存储器(SRAM)所用的相同的电路构成。由于事先已知检索动作所需要的时间，所以，在经过该时间再加上余量的时间后利用定时器输出的信号通知F/Dsig.GEN检索动作业已结束。F/Dsig.GEN在接收到该信号之后，发生表示DRAM模式的信号。用户在由该定时器决定的时间内利用信号RFSH作为分类符输入结束检索动作并在该时间内不进行信息读出及写入动作。信号RFSH也可以预先在内部自动生成，这时，由于检索动作所需要的时间在进行电路设计时决定，听以与用户的意图无关，因此可以据此决定由定时器发生DRAM模式指定信号的定时，按照本发明的实施例，可以得到与图3和图4所述的相同的效果。

图6是在图3的实施例中为了在电源接通时进行从非易失性信息向易失性信息的变换，即检索动作，而应从外部输入信号的时间图。

电源接通时，使芯片非选择信号CE衬片为高电平。电源接通后，在存储器内部电压达到稳定状态的时间T(Wait)期间处于待机状态。在此期间，F/Dsig稳定地成为低电平，即成为切换为铁电体存储器模式的状态，极板电位、字线电位、数据线电位等分别成为所决定的初始状态。当经过了时间T(Wait)时，便N(row)次输入了更新动作信号RFSH。但是，与F/Dsig处于低电平的状态相对应，RFSH作为检索动作信号而动作。图中，N(row)是对所有的存储单元进行访问所需要的次数。RFSH可以从外部输入的，也可以由内部产生的。第N(row)次的RFSH信号的后沿使地址计数器从最大值回0，发生进位信号。如在图3中说明的那样，该进位信号成为表示检索动作结束的信号，使F/Dsig成为高电平。在经过这一系列的检索动作所需要的时间T(Start)之后，使CE衬片成为低电平，容许其按照DRAM完全相同的方法进行信息的读出和写入。

禁止信息的读出和写入的时间T(start)也可以作为说明由用户给出，但是，当F/Dsig仅限于表示DRAM模式时，用户也可以对本存储器进行存取。即，在铁电存储器模式中，例如可从本存储器的某个插脚输出禁止使用存储器的标志符。另一方面，在电源接通期间，和通常的DRAM一样，必顺进行更新动作。该动作通过输入上述RFSH信号进行，与F/Dsig处于高电平状态相对应，RFSH作为更新信号而作用。与模拟SRAM一样，在存储器内部每隔一定时间进行新动作，用户完全可以将其作为非易失性存储器看待。另外，F/Dsig从低电平向高电平的变化，也可以与第N(row)+1次的RFSH信号对应地进行。

另外，作为另一种方法，如在图5中说明的那样，可以使用定时器在一定时间后自动改变F/Dsig。按照本实施例，本存储器的用户仅在电源接通时进行和DRAM中的自动更新动作相同的信号输入，可以得到能进行和DRAM相同的处理方式的非易失性存储器。另外，由于可以将RFSH信号作为与存储器内部发生的F/Dsig信号相对应的更新动作信号和检索动作信号两种用途使用，所以，可以得到插脚配置方式和DRAM相同以及处理方法和DRAM相同的非易失性存储器。另外，在每次进行信息读出时，不必使铁电体电容器膜的极化发生反转，从而可以得到膜疲劳程度很小的、可靠性高的非易失性存储器。

图7是本发明一个实施例的铁电存储器模式/DRAM模式切换电路的结构图，图8是图7中的电源电压检测电路的输出特性图，图9是图7中的电源电压检测电路的详细结构图。

图7中的模式切换电路F/Dsig.GEN包括电源电压检测电路VCCDet，另外，电源电压检测电路VCCDet具有图8所示的输出特性。电源电压检测电路VCCDet的输出在电源电压达到一定值之前几乎为0，在大于一定值后与电源电压一致，该一定值取存储器稳定动作所需要的最低电压。

在图9中，示出由与电源电压VCC的下端连接的固定电阻与节点VN8及3个串联连接的N型隧道场效应晶体管和串联连接的3个倒相器1NVA,B,C构成的电源电压检测电路。

在电源接通时，节点VN8的电位逐渐上升，当达到3个串联连接的N型隧道场效应晶体管的阈值电压Vth的大约3倍时，它们开始导通。与VCC一侧的电阻相比，通过将这3个N型隧道场效应晶体管的导通电阻设计得很小，VCC电源引起的节点VN8的电位的升压量在达到3×Vth以上时迅速减小，呈现饱和的趋势。

因此，在电源电压从0V开始上升到超过6×Vth的附近，倒相器INVA的输出从低电平向高电平反转。通过将3个倒相器INVA,INVB,INVC连接成隧道宽度越到后级越宽的状态，便可实现贯穿电流小、驱动能力大的电源电压检测电路。通过设置这样的电源电压检测电路，如以下所示的那样，与电源接通相对应，可以稳定地发生模式切换F/Dsig信号。

在图7中，当电源电压超过上述一定值时，VCCDet输出上升到电源电压，与VCC和延迟电路连接的N型隧道场效应晶体管达到截止状态，触发电路的一边的节点(1)通过电容器C6A升压，所以，输出F/Dsig信号的一侧的节点(2)锁定为0V。作为设置电源电压检测电路VCCDet的效果，在触发电路达到稳定动作的电压之后，触发电路导通，通过电容器的一边的节点(1)的升压迅速进行，所以，输出F/Dsig信号的一侧的节点(2)稳定在0V。

另一方面，当检索动作结束时，从控制电路输出的DRAM模式指定信号成为低电平，触发电路锁定为VCC电位的一侧的节点(1)由于N型隧道场效应晶体管的导通而降为0V。结果，F/Dsig信号变为高电平，存储器成为DRAM模式。在电源接通时触发电路一边的节点(1)通过电容器C6A升压时，DRAM模式指定信号线通过电容器C6B被抑制，不会由于杂散电容耦合等而引起电位升高。这样，在使触发电路一边的节点(1)升压的期间，可以防止DRAM模式指定信号线电位误上升而引起N型隧道场效应晶体管导通产生误动作。F/Dsig信号成为高电平之后，不久，DRAM模式指定信号线便降到0V。这样，便可防止在下一次电源接通时由于DRAM模式指定信号线上残留比0V高的电位而引起误动作。

按照图7～图9的实施例，与电源接通相对应，在内部可以发生铁电存储器模式信号，与检索动作结束相对应，可以发生DRAM模式信号。因此，本存储器的用户不必需要辨别存储器内部是作为铁电存储器模式使用还是作为DRAM模式使用，从而可以很容易地作为以和DRAM相同的信号动作的非易失性存储器使用。并且，由于通常以DRAM模式动作，所以，伴随信息读出而引起的铁电体电容器的膜疲劳程度很小，从而可以得到可靠性高的存储器。

图10是本发明一个实施例的存储器阵列的结构图。

在图10中，在与存储单元连接的数据线和放大这些数据线的信号的读出电路的两端分别设有相同结构的VCC/2预充电电路和VSS预充电电路，通过利用F/Dsig信号切换为与某一个预充电电路连接，可以简单地切换存储器的动作模式。如图10所示，阵列结构和通常的DRAM基本上相同。但是，存储单元的电容器膜是由铁电体构成，在电源接通时，以铁电体自发极化的方向保存非易失性信息。在电源接通之后，该非易失性信息变换为作为电容器的数据线一侧的节点SN9(i,j)等的电位的易失性信息，然后，进行和DRAM相同的动作。在图10中，由2个晶体管和2个电容器构成1个存储单元，辅助地设定2个电容器的极化方向和节点电位，利用差动读出放大器SA9(j)等检测之。当然，也可以和DRAM一样由1个电容器和1个晶体管构成存储单元。这时，由于仅在铁电存储器模式时需要虚单元，所以，利用F/Dsig进行切换，以使在铁电存储器模式虚单元成为活性状态，在DRAM模式时成为非活性状态。

在图10中，当F/Dsig为低电平时，即在处于铁电存储器模式时，读出放大器SA9(j)等的驱动线和数据线DL9(j)等的驱动线和数据线DL9(j)等的预充电电平为0V。另一方面，F/Dsig为高电平时，即在处于DRAM模式时，读出放大器SA9(j)等的驱动线和数据线DL9(j)等的预充电电平为VCC/2。

上述动作，是根据F/Dsig的电平，通过将预充电信号线PCL9与0V预充电电路PCVS9(j)等或VCC/2预充电电路PCHD9(j)等两者之中的一个电路连接之后进行的。如果使用该存储器阵列结构，则如以后所述图12和图14的动作波形所示的那样，在铁电存储器模式中从非易失性信息向易失性信息的变换，可以按照和在DRAM模式中通常的DRAM动作完全相同的动作进行。

即，按照本实施例，利用非常简单的电路结构和电路动作便可进行F/Dsig的动作模式切换。并且，通常，作为以VCC/2极板、VCC/2数据线进行预充电的DRAM动作效果，伴随信息读出，铁电体电容器膜不发生极化反转，所以，可以避免伴随极化反转而引起的膜疲劳和读出速度降低的问题。另外，由于电容器节点的电位和铁电体电容器膜的极化方向一直处于互相对应的状态，所以，不必为从易失性信息向非易失性信息转换采取保护动作的措施，即使电源切断也可以保留信息，从而可以得到抗电源意外切断能力强的存储器。

图11是可以和图10一样，利用F/Dsig信号简单地换存储器的动作模式的存储器阵列结构图。

在图11中，和图10不同之处在于：预充电电路PC9(j)在0V预充电时和VCC/2预充电中公用，利用F/Dsig将提供预充电电平的电源线切换为0V(VSS)或VCC/2。

按照本实施例，除了具有和图10相同的效果外，由于将预充电电路作为公用，所以，可以使存储器阵列实现更高的密度化。在图10和图11中，在铁电存储器模式时，当然也可以进行VCC预充电。

图12是在图10或图11的存储器阵列中电源接通时在铁电存储器模式中从非易失性信息向易失性信息变换的动作波形的时间图。

首先，当电源接通时，和通常的DRAM一样，极板电位PL9成为VCC/2电平。在此期间，由于字线WL9(o)等的电位被抑制为0V，所以，伴随PL9的上升，铁电体电容器的数据线一侧的节点SN9(o,j)、SN9(o,j)B等的电位也上升到接近VCC/2。

由于SN9(o,j)、SN9(o,j)B等处于悬浮状态，所以，铁电体电容器不会随着PL9上升而施加较大的电压，因此，作为膜的极化方向的非易失性信息不会被破坏。

另一方面，与预充电信号线PCL9成为高电平、F/Dsig成为低电平相对应的读出放大器SA9(j)等的驱动线和数据线DL9(j)等预充电到0V。地址计数器初始设定为O，各信号线、电源线和地址计数器在稳定在上述初始状态的时刻t1，开始图6所示的检索动作。

即，在芯片非选择信号CE衬片为高电平的状态下，使信号RF-SH成为高电平。接收到该信号后，信号线PCL9成为低电平，数据线成为0V的悬浮状态。然后，将字线，例如WL9(o)，设定为比VCC高的电位Vch。

由于数据线DL9(j)、DL9(j)B等的电位为0V，电容器节点SN9(o,j)、SN9(o,j)B等处于接近VCC/2的电位，所以，根据电容器的电容量与数据线杂散电容的电容量之比，数据线电位上升到0V与VCC/2的中间值。这时，由于2个互补电容器的极化方向相反，所以数据线对DL9(j)、DL9(j)B等的电位出现差额。其原因就在于极板PL9的电位为VCC/2，加在2个电容器上的电场方向相同，极化方向最后趋向同一个方向。对于发生极化反转的电容器，将会流入多余的、用以补偿该极化电荷的电荷，从而有效电容量将会增大。因此，与发生极化反转的电容器连接的数据线的电位便更接于VCC/2。当互补数据线的电位发生微小电位差时，便可利用差动读出放大器SA9(j)等进行检测。即，将驱动线SAP9驱动为VCC，将数据线电位放大为0V和VCC。放大后如果使字线WL9(o)的电位回到0V，在电容器节点SN9(o,j)、SN9(o,j)B等处便可保持与电源接通之前的电容器膜极化方向相对应的0V或VCC的易失性信息。

最后，使读出放大器驱动线SAP9等的电位回到0V。这样，对与1个字线WL9(o)连接的存储单元的检索动作便在时刻t2结束。当RFSH回到低电平时，地址计数器完成计数。然后，当使RFSH成为高电平时，和DRAM中的自动更新动作一样，选择下一个字线WL9(1)，进行与WL9(1)连接的存储单元的检索动作。这样，只要对所有的存储单元都进行过检索动作，从非易失性信息向易失性信息的变换即告结束。由于最后进行检索动作的存储单元的电容器节点的电位产生漏电电流，结果从VCC/2附近逐渐降低，但是，检索动作所需要的时间与自动更新动作所需要的时间大致相同，小于DRAM不进行更新动作所能保持信息的时间的1/100，因为时间很短，所以，动作上没有问题。

按照本发明，由于电源接通后只进行和DRAM的自动更新动作相同的步骤便可完成检索动作，所以，可以得到非常便于使用的非易失性存储器。

图13是在图10或图11的存储器阵列中检索动作结束时从铁电存储器模式向DRAM模式的转换方式的时间图。

当对与最后1个字线WL9(n)连接的存储单元的检索动作结束时，WL9(n)回到低电平。然后，预充电信号线PCL9成为高电平。这时，由于存储器还处于铁电存储器模式，所以，对读出放大器驱动线SAP9、SAN9和数据线对DL9(j)、DL9(j)B预充电到0V(VSS)。在检索动作结束之后使RFSH回到低电平时，地址计数器AC从最大值回0。结果，在接收到发生的进位信号后，F/Dsig从低电平变为高电平，存储器从铁电存储器模式转移为DRAM模式。并且，读出放大器驱动线SAP9、SAN9和数据线对DL9(j)、DL9(i)B再次预充电到VCC/2。然后，进行作为DRAM的动作，使CE衬片成为低电平，容许进行信息的读出和写入。

按照本实施例，由于可以自动进行从铁电存储器模式向DRAM模式的切换，所以，对于本存储器的用户说来，可以得到非常便于使用的非易失性存储器。

图14是在图10或图11的存储器阵列中作为通常动作时的DRAM模式的动作波形的时间图。

与F/Dsig表示为DRAM模式的高电平相对应，读出放大器的驱动线SAP9、SAN9和数据线对DL9(j)、DL9(j)B等预充电到VCC/2。为了进行信息读出动作，首先使预充电线PCL成为低电平，使SAP9、SAN9和DL9(j)、DL9(j)B等成为悬浮状态。然后，使字线，例如WL9(i)，成为比VCC高的电位Vch。结果，与电容器节点SN9(j,j)、SN9(i,j)B等保持的电位相对应地，数据线对的电位产生微小电位差。通过使开关SAPW9、SANW9导通来驱动读出放大器SA9(j)等，将该电位差放大为VCC和0V。然后，通过使Y选择线YS9(j)等导通，可以从输出线IO9、IO9B读出信息。另外，为了进行信息改写，在此阶段，利用IO9、IO9B的输入可以使读出放大器发生反转。这样，电容器节点电位和电容器膜极化方向便同时进行一致的反转。为了使动作结束，在使字线WL9(i)回到低电平之后，使预充电信号线PCL9回到高电平，使读出放大器的驱动线SAP9、SAN9和数据线对DL9(j)、DL9(j)B等回到VCC/2的电平。

由上述一系列的动作波形可知，除了F/Dsig成为高电平以外，信号的输入与图12的铁电存储器模式的情况完全相同。自动刷新动作也在F/Dsig成为高电平时仅只使RFSH自动成为高电平。按照以上图10～图14所示的本发明的各实施例，只设置与电源接通等相对应的发生铁电存储器模式，DRAM模式切换信号F/Dsig的内部电路和与F/Dsig相对应的改变数据线等的预充电电平的开关电路等这样的非常简单的电路，所以，对于本存储器的用户说来，可以得到能进行和DRAM相同的处理方式的非易失性存储器。并且，通常，作为以VCC/2极板、VCC/2数据线预充电的DRAM而动作的效果，铁电体电容器膜不伴随信息读出而发生极化反转，因此可以避免伴随极化反转而引起的膜劣化和读出速度降低的问题。另外，由于电容器节点的电位与铁电体电容器膜的极化方向总是互相对应的，所以，不需要对于从易失性信息向非易失性信息变换另外采用其他动作，即使电源切断也可以保存信息，从而可以得到抗电源意外切断能力强的存储器。即，按照实施例，可以得到设计容易、可靠性高、使用方便的非易失性存储器，在图10～图14中，说明了在铁电存储器模式时将数据线等预充电到0V的方法，但是，也可以采用预充电到VCC的方法。另外，在图10～图14中虽然是采用使极板成为VCC/2的方式进行的说明。但是，在铁电存储器模式中使用驱动极板线的旧有的方式或者在DRAM模式中使用使极板成为VCC或VSS的旧有的方式时，采用本发明中与电源接通等相对应的在内部电路中发生铁电存储器模式/DRAM模式切换信号F/Dsig的方法也是有效的。

图15是本发明的另一实施例的动作时间图，是通过分开使用铁电存储器模式和DRAM模式可以得到可靠性高的非易失性存储器的方法。即，在作为DRAM模式使用期间，例如在进行更新动作时等，每隅某一一定的周期，只在短暂的时间内变为铁电存储器模式。这样，便可减少极化反转的次数。

如图15所示，在作为DRAM模式使用时，使极板线PL14(i)的电压为VCC或VSS。结果，即使进行信息改写，也只能改写作为节点电位的易失性信息，作为铁电体电容器的极化方向的非易失性信息没有改变。因此，不存在伴随改写时的极化反转引起的膜劣化问题。但是，这样，易失性信息与非易失性信息就不能一一对应，所以，周期性地进行从易失性信息向非易失性信息的变换。即，在DRAM模式中进行刷新动作时，在将数据线DL14(j)等的电位放大、进行易失性信息的再改写的阶段，使极板线PL14(i)的电位从VCC(或VSS)变为VCC/2。或者也可以使PL14(i)从VCC变为VSS。这样，就可以将方向与易失性信息相对应的电场施加到铁电体电容器上，非易失性信息便以极化方向被储存起来。这样的从易失性信息向非易失性信息的变换，不一定在每次进行刷新动作时都必须进行，也可以按适当的周期进行。为了防止易失性信息伴随极板线驱动而被破坏，极板线对所有的存储单元不公用，分离为字线单位。按照本发明的实施例，可以减少极化反转次数，从而可以得到可靠性更高的非易失性存储器。

如上所述，按照本发明，可以得到可以进行和DRAM相同的处理、插脚的配置方式也相同、信息读出次数的限制和信息读出速度都和DRAM相同，并且是非易失性的存储器。

Claims

1．一种铁电存储改器，包括：

多个存储单元，每个存储单元包括具有铁电材料作为介质膜的电容器以及一个场效应晶体管；

多个数据线，每一数据线与所述多个存储单元的相应存储单元中场效应晶体管的源或漏相连；

多个字线，每一字线与所述多个存储单元的相应存储单元中场效应晶体管的栅相连，其特征在于，所述铁电存储器还包括：

用于提供存储电压的装置，表现信息，工作为通过各自存储单元中场效应晶体管的源-漏路径对所述多个存储单元中每一存储单元的电容器的存储电极施加第一工作电压或第二工作电压；

用于提供中间电压的装置，工作为对所述多个存储单元中相应存储单元的电容器的一个极板电极施加电压水平位于所述第一和第二工作电压的电压水平之间的第三工作电压；

第一检测装置，用于检测何时供给所述铁电存储器的电源电压达到等于或高于一固定值的水平；

响应一个用于指定选择的所述存储单元之一的读操作的信号的预充电装置，用于将读操作所用的数据线预充电到一预充电位，该预充电位或者是具有电压水平位于所述第一工作电压和第二工作电压水平之间的第四工作电压，或者是不同于所述第四工作电压的第五工作电压，所述第一检测装置检测完第一状态后，所述预充电装置响应所选的首次读出的存储单元中存储的信息，用于将与所述的被选存储单元相连的数据线预充电到第五工作电压；以及

切换装置，用于产生切换信号将与所述被选存储单元相连的数据线的预充电位切换到第四工作电压或者第五工作电压，并且响应提供到所述铁电存储器的电源电压的开始，将切换信号设置为第二态以指定预充电为第五工作电压，此后将切换信号设置为不同于第二态的第三态，以指定预充电为第四工作电压。

2．如权利要求1的铁电存储器，其特征在于还包括用于将第三工作电压和第四工作电压设置为大体上相同的电位。

3．如权利要求1的铁电存储器，其特征在于还包括：

响应检测第一态的所述第一检测装置的控制装置，用于引起所述中间电压提供装置对每一存储单元的电容器的极板电极施加第三工作电压，同时所述控制装置继续对所述多个字线施加第一工作电压，直到第三工作电压施加到所述极板电极上。

4．如权利要求1的铁电存储器，其特征在于还包括：

控制装置，在切换信号相对于所选存储单元处于第二态的情况下，内部执行二次呼叫操作一段时间，将作为铁电体膜的极化态的非易失性信息变换为作为所选存储单元的电容器一边的节点电位的易失性信息。

5．如权利要求1的铁电存储器，其特征在于还包括：

响应来自外部源的输入信号的控制装置，在切换信号相对于所述存储单元至少一部分处于第二态的情况下，用于执行二次呼叫操作一段时间，将作为铁电体膜的极化态的非易失性信息变换为作为所选存储单元的电容器一边的节点电位的易失性信息。

6．如权利要求4的铁电存储器，其特征在于：

所述切换装置响应一个来自随提供电源电压开始经过规定时间后的内部时间的信号。

7．如权利要求4或5的铁电存储器，其特征在于：

所述切换装置响应检测到内部计数器到达一规定状态。

8．如权利要求7的铁电存储器，其特征在于：

所述切换装置还响应检测所述内部计数器的最高位进位。

9．如权利要求5的铁电存储器，其特征在于：

所述控制装置只是在切换信号为执行二次呼叫操作而处于第二态时才响应输入信号，以及在切换信号为执行普通DRAM的更新动作而处于第三态时响应输入信号。

10．如权利要求1的铁电存储器，其特征在于还包括：

响应处于第二态的切换信号的控制装置，用于活化一虚单元，该控制装置还响应处于第三态的切换信号，用于去活化该虚单元。

11．一种铁电存储器，包括：

多个存储单元，每一存储单元包括具有铁电材料作为介质膜的电容器，其特征在于还包括一个场效应晶体管；

多个数据线，每一数据线与所述多个存储单元的相应存储单元中场效应晶体管的源或漏相连；以及

用于对所述多个存储单元的每一存储单元的电容器的一个极板施加或者电压水平位于第一和第二工作电压的电压水平之间的第三工作电压，或者电压水平等于或低于第一工作电压的电压水平或者等于或高于第二工作电压的电压水平的第四工作电压的装置；

响应指定读动作的信号的预充电装置，用于将所述多个数据线中的一条选择的数据线预充电到电压水平位于第一和第二工作电压的电压水平之间的第五工作电压；以及

控制装置，用于通常对所述极板电极施加第四工作电压以及在规定的时间间隔对所述极板电极施加第三工作电压。

12．一种铁电存储器，包括：

读出放大器，用于提供存储电压，表现信息，并工作为通过各自存储单元中场效应晶体管的源-漏路径对所述多个存储单元中每一存储单元的电容器的存储电极施加第一工作电压或第二工作电压；

电切换电路，用于提供中间电压，工作为对所述多个存储单元中相应存储单元的电容器的一个极板电极施加电压水平位于所述第一和第二工作电压的电压水平之间的第三工作电压；

第一电源检测电路，用于检测何时提供给所述铁电存储器的电源电压达到等于或高于一固定值的水平；

预充电电路，响应一用于指定选择的所述存储单元之一的读动作的信息，用于将读动作所用的数据线预充电到一预充电位，该预充电位或者是具有电压水平位于所述第一和第二工作电压的电压水平之间的第四工作电压，或者是不同于所述第四工作电压的第五工作电压，所述第一电源检测电路检测完第一状态后，所述预充电电路响应所选的首次读出的存储单元中的存储的信息，用于将与所述的被选存储单元相连的数据线预充电到第五工作电位；以及

第二切换电路，用于产生切换信号将与所述被选存储单元相连的数据线的预充电位切换到第四工作电压或者第五工作电压，并且响应提供到所述铁电存储器的电源电压的开始，用于将切换信号设置为第二态以指定预充电为第五工作电压，此后将切换信号设置为不同于第二态的第三态，以指定预充电为第四工作电压。

13．如权利要求12的铁电存储器，其特征在于还包括：

电压控制电路，用于将第三和第四工作电压设置为大体上相同的电位。

14．如权利要求12的铁电存储器，其特征在于还包括：

第三切换电路，响应检测第一态的所述第一电源检测电路，用于引起所述电切换电路对每一存储单元的电容器的极板电极施加第三工作电压，同时所述第三电路继续对所述多个字线施加第一工作电压，直到第三工作电压施加到所述极板电极上。

15．如权利要求12的铁电存储器，其特征在于还包括：

第三切换电路，在切换信号相对于所述存储单元处于第二态的情况下，内部执行二次呼叫操作一段时间，将作为铁电体膜的极化态的非易失性信息变换为作为所选存储单元的电容器一边的节点电位的易失性信息。

16．如权利要求12的铁电存储器，其特征在于还包括：

第三切换电路，响应来自外部源的输入信号，在切换信号相对于所述存储单元至少一部分处于第二态的情况下，用于执行二次呼叫操作一段时间，将作为铁电体膜的极化态的非易失性信息变换为作为所选存储单元的电容器一边的节点电位的易失性信息。

17．如权利要求15的铁电存储器，其特征在于：

所述第二切换电路响应一个来自随提供电源电压开始经过规定时间后的内部时间的信号。

18．如权利要求15或16的铁电存储器，其特征在于：

所述第二切换电路响应检测到一内部计数器到达一规定状态。

19．如权利要求18的铁电存储器，其特征在于：

所述第二切换电路还响应检测所述内部计数器的最高位进位。

20．如权利要求16的铁电存储器，其特征在于：

所述第三切换电路只是在切换信号为执行二次呼叫操作而处于第二态时才响应输入信号，以及在切换信号为执行普通DRAM的更新动作而处于第三态时响应输入信号。

21．如权利要求12的铁电存储器，其特征在于还包括：

第三切换电路，响应处于第二态的切换信号，用于活化一虚单元，还响应处于第三态的切换信号，用于去活化该虚单元。

22．一种铁电存储器，包括：

读出放大器，用于提供存储电压，表现信息，工作为通过各自存储单元中场效应晶体管的源-漏路径对所述多个存储单元中每一存储单元的电容器的存储电极施加第一工作电压或第二工作电压；

电切换电路，用于对所述多个存储单元的每一存储单元的电容器的一个极板施加或者电压水平位于第一和第二工作电压的电压水平之间的第三工作电压，或者施加电压水平等于或低于第一工作电压的电压水平或者等于或高于第二工作电压的电压水平的第四工作电压；

预充电电路，响应指定一读动作的信号，用于将所述多个数据线中的一条选择的数据线预充电到电压水平位于第一和第二工作电压的电压水平之间的第五工作电压；以及

第二切换电路，用于通常对所述极板电极施加第四工作电压以及在规定的时间间隔对所述极板电极施加第三工作电压。

23．一种铁电存储器，包括：

多个字线，每一字线与所述多个存储单元的相应存储单元中场效应晶体管的栅相连；以及

其特征在于，所述铁电存储器还包括：

极板电极，用于对所述多个存储单元的电容器的一端提供极板电位；以及

多个预充电电路，用于将所述多条数据线的每一条预充电到预充电电位；以及

多个读出放大器，用于将所述多个数据线的信号放大到第一电位或第二电位，

其中，所述铁电存储器具有第一模式和第二模式，

其中，在从对所述铁电存储器提供工作电压的第一定时到将所述铁电存储器设置为第二模式的第二定时之间的周期内，对所述极板电极施加位于第一电位和第二电位之间的第三电位，同时将多个字线保持于预定电位以关断所述多个存储单元的场效应晶体管，此时所述铁电存储器工作于第一模式，

在第二模式中，极板电位和预充电电位为第三电位。

24．如权利要求23的铁电存储器，其特征在于：

第三电位具有第一电位与第二电位之间的半电压。

25．如权利要求24的铁电存储器，其特征在于：

在第一模式中，预充电电位为第一电位，并且，

第一电位低于第二电位。

26．如权利要求23的铁电存储器，其特征在于：

在第一模式中，预充电电位为第一电位，并且，

第一电位低于第二电位。

27．如权利要求23的铁电存储器，其特征在于：

第一模式为FERAM模式，第二模式为DRAM模式。