CN104717440A - Led发送卡级联接口 - Google Patents
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Abstract
本发明涉及一种LED发送卡级联接口，包括物理层和链路层，物理层包括第一连接器、均衡芯片、第二连接器，链路层包括SERDES IP核、数据解绑定模块、数据解码模块、第一时钟域转换模块、第二时钟域转换模块、数据编码模块。本发明基于高速SERDES接口进行设计，支持SERDES串行链路，数据带宽高；包括物理层和链路层，简化了LED发送卡级联接口的硬件电路，可靠性高，易于实现。在传输图像较大时，相较于现有技术中LED发送卡级联接口电路较复杂的缺陷，本发明实现的LED发送卡级联接口的电路简单，且能保证大图像数据的高效传输。
Description
技术领域
本发明涉及LED显示***技术领域，特别是涉及一种LED发送卡级联接口。
背景技术
LED(发光二极管)发送卡是LED显示***的重要部分。LED发送卡的功能包括：接收信号源发送的图像或视频信号，经过缓存后发送给接收卡；负责对整个LED显示***的控制。此外发送卡还需要有级联功能。当发送卡输出的最大图像分辨率小于输入图像分辨率时，需要与其他发送卡级联从而完成输入图像的显示。例如，输入图像的分辨率是1920x960，发送卡的最大输出能力是960x960，这样就需要2块发送卡相级联才能输出1920x960的图像。如图1所示，发送卡A接收到1920x960图像信号，裁剪图像信号的左半部分发送到LED墙的左半部分，发送卡A把1920x960图像信号通过级联接口发送给发送卡B，发送卡B裁剪图像信号的右半部分发送到LED墙的右半部分，从而实现图像信号的完整输出。
现在LED发送卡的级联功能一般是使用标准的DVI(Digital VisualInterface，数字视频接口)或HDMI(High Definition Multimedia Interface，高清晰度多媒体接口)实现。但是当需要传输图像较大时，现有的LED发送卡级联接口的硬件电路较复杂，调试时往往问题较多。
发明内容
基于此，有必要针对上述问题，提供一种硬件电路简单的LED发送卡级联接口。
一种LED发送卡级联接口，包括物理层和FPGA上的链路层，物理层包括第一连接器、均衡芯片、第二连接器，链路层包括SERDES IP核、数据解绑定模块、数据解码模块、第一时钟域转换模块、第二时钟域转换模块、数据编码模块；
第一连接器接收上一级发送卡或信号源发送的图像数据，将图像数据通过各SERDES链路发送至均衡芯片；均衡芯片对图像数据进行均衡处理，将均衡处理后的图像数据通过各SERDES链路发送至SERDES IP核；SERDES IP核对均衡处理后的各路图像数据进行处理，将处理后的各路图像数据发送至数据解绑定模块；数据解绑定模块根据处理后各路图像数据中的通道绑定码将各路图像数据对齐，并将对齐后的各路图像数据发送给数据解码模块；数据解码模块将对齐后的各路图像数据中的控制码元剔除，得到RGB数据，并发送给第一时钟域转换模块；第一时钟域转换模块将RGB数据转换到FPGA应用侧的时钟域；
第二时钟域转换模块接收FPGA应用侧向链路层发送的图像RGB数据，将图像RGB数据转换到SERDES IP核的时钟域，并发送给数据编码模块；数据编码模块对时钟域转换后的图像RGB数据进行编码处理并发送给SERDES IP核；SERDES IP核将编码处理的图像RGB数据通过各SERDES链路发送至第二连接器；第二连接器将接收的图像RGB数据发送到下一级发送卡。
本发明LED发送卡级联接口，基于高速SERDES接口进行设计，支持SERDES串行链路，数据带宽高，可支持分辨率为3840x2160及其以下的图像信号级联传输；包括物理层和链路层，简化了LED发送卡级联接口的硬件电路，可靠性高，易于实现。在传输图像较大时，相较于现有技术中LED发送卡级联接口电路较复杂的缺陷，本发明实现的LED发送卡级联接口的电路简单，且能保证大图像数据的高效传输。
附图说明
图1为现有技术中通过LED发送卡级联实现图像信号完整输出的示意图；
图2为本发明LED发送卡级联接口实施例的结构示意图；
图3为本发明数据编码模块实施例的接收示意图。
具体实施方式
为了更好的理解本发明解决的技术问题、采取的技术手段和达到的技术效果，下面结合附图对本发明LED发送卡级联接口的具体实施方式做详细描述。需要说明的是，文中提及的第一、第二字眼仅仅为了区分同一类型器件，并不对器件的顺序和数量加以限定。
如图1所示，一种LED发送卡级联接口，包括物理层100和FPGA(Field－Programmable Gate Array，现场可编程门阵列)上的链路层200，物理层100包括第一连接器110、均衡芯片120、第二连接器130，链路层200包括SERDES(SERializer/DESerializer，串行器/解串器)IP核(Intellectual Property core)210、数据解绑定模块220、数据解码模块230、第一时钟域转换模块240、第二时钟域转换模块250、数据编码模块260；
第一连接器110接收上一级发送卡或信号源发送的图像数据，将图像数据通过各SERDES链路发送至均衡芯片120；均衡芯片120对图像数据进行均衡处理，将均衡处理后的图像数据通过各SERDES链路发送至SERDES IP核210；SERDES IP核210对均衡处理后的各路图像数据进行处理，将处理后的各路图像数据发送至数据解绑定模块220；数据解绑定模块220根据处理后各路图像数据中的通道绑定码将各路图像数据对齐，并将对齐后的各路图像数据发送给数据解码模块230；数据解码模块230将对齐后的各路图像数据中的控制码元剔除，得到RGB(红绿蓝)数据，并发送给第一时钟域转换模块240；第一时钟域转换模块240将RGB数据转换到FPGA应用侧的时钟域；
第二时钟域转换模块250接收FPGA应用侧向链路层发送的图像RGB数据，将图像RGB数据转换到SERDES IP核的时钟域，并发送给数据编码模块260；数据编码模块260对时钟域转换后的图像RGB数据进行编码处理并发送给SERDES IP核210；SERDES IP核210将编码处理的图像RGB数据通过各SERDES链路发送至第二连接器130；第二连接器130将接收的图像RGB数据发送到下一级发送卡。
本发明提供的LED发送卡级联接口基于SERDES接口进行设计，包括物理层和逻辑层。SERDES是一种主流的点对点的高速串行通信技术，使用的电平标准为CML。为了方便描述，将接收信号源输出数据的LED发送卡定义为第一级LED发送卡，将接收第一级LED发送卡输出数据的LED发送卡定义为第二级LED发送卡，以此类推。当图2所示的LED发送卡级联接口是第一级LED发送卡的级联接口时，第一连接器110接收的是信号源发送的图像数据，当图2所示的LED发送卡级联接口是其它级LED发送卡的级联接口时，第一连接器110接收的是上一级发送卡发送的图像数据。另外，当图2所示的LED发送卡级联接口是最后一级LED发送卡的级联接口时，此LED发送卡级联接口只负责接收数据，不再发送数据，即第二连接器130不再向外发送数据。
如图2所示，物理层100包括第一连接器110、均衡芯片120、第二连接器130等。第一连接器110和第二连接器120可以采用标准的HDMI连接器。需要说明的是，使用标准HDMI连接器只是为了便于制作线缆，而并不是标准HDMI接口。均衡芯片120用来对接收的图像数据进行均衡处理，可以采用现有技术中已有的芯片实现。第一连接器110和均衡芯片120之间，均衡芯片120和链路层200之间，以及链路层200与第二连接器130之间，采用SERDES链路进行数据传输，数据带宽高。若SERDES链路的速率使用3Gbit/s(吉比特每秒)，第一连接器110和第二连接器130均用4条SERDES链路，则级联口的数据速率为12Gbit/s，可支持分辨率为3840x2160及其以下的图像信号传输。需要说明的是，本发明并不对SERDES链路的条数以及传输速率加以限定。
链路层200在FPGA中实现，FPGA还包括链路层200以外的其它电路部分。链路层200的功能是对级联传输的图像数据进行处理，从而使图像数据便于在SERDES链路中传输。链路层200的输入和输出数据格式都是标准的RGB数据格式，包括像素时钟、VS(场同步信号)、HS(行同步信号)、DE(行数据有效信号)和48位像素数据等。如图2所示，链路层200包括SERDES IP核210、数据解绑定模块220、数据解码模块230、第一时钟域转换模块240、第二时钟域转换模块250、数据编码模块260。SERDES IP核是FPGA厂家集成在FPGA内部的现有硬件单元，包括高速IO(输入输出)、高速锁相环和各处理环节单元，用来实现SERDES链路上串行数据的串并转换、字符对齐、时钟校正、8B10B编解码等功能，其高速IO用于输入SERDES链路传输的数据，或将数据传输给SERDES链路。数据解绑定模块220、数据解码模块230、第一时钟域转换模块240、第二时钟域转换模块250、数据编码模块260可以使用verilog语言(一种FPGA逻辑编程语言)进行设计。
链路层200负责处理均衡芯片120通过SERDES链路输入的级联图像数据，以及FPGA内部应用侧向链路层200发送的级联图像数据。FPGA应用侧为除LED级联接口以外的部分。均衡芯片120输入的级联图像数据与FPGA应用侧输入的级联图像数据不一定相同。
为了更好的理解链路层200的工作流程，下面将从链路层200接收物理层100发送数据以及链路层200向物理层100发送数据两个方面进行说明。
一、链路层200接收物理层100发送的数据时的工作流程：
(11)SERDES IP核210接收均衡芯片120通过SERDES链路发送的各路串行数据，即均衡芯片120均衡处理后的各路图像数据，对各路串行数据进行处理，包括串并转换、字符对齐、时钟校正和8B10B解码等，然后将处理后的各路图像数据发送至数据解绑定模块220；
(12)数据解绑定模块220通过检测各路图像数据中的通道绑定码实现各路图像数据对齐，并将对齐后的各路图像数据发送给数据解码模块230；
(13)数据解码模块230剔除对齐后的各路图像数据中的字符对齐码等控制码元，解析出包含VS、HS、DE和48位像素数据的RGB数据，并发送给第一时钟域转换模块240；
(14)第一时钟域转换模块240将解析出的RGB数据转换到FPGA应用侧的时钟域。
二、链路层200向物理层100发送数据时的工作流程：
(21)第二时钟域转换模块250接收FPGA应用侧向链路层发送的图像RGB数据，将图像RGB数据转换到SERDES IP核的时钟域，并发送给数据编码模块260；
(22)数据编码模块260对时钟域转换后的图像RGB数据进行编码处理并发送给SERDES IP核210；
数据编码模块260对图像RGB数据编码处理的方式有多种，例如，如图3所示，所述数据编码模块260包括：
新的图像数据生成单元2601，用于将时钟域转换后图像RGB数据中的VS、HS、DE和48位像素数据补零，得到64位的新的图像数据，例如新的图像数据低51位为VS、HS、DE和48位像素数据，高13位数据为零；
发送单元2602，用于在HS消隐期内时，依次向SERDES IP核发送字符对齐码、时钟校正码和通道绑定码，在HS消隐期之外的时间，向SERDES IP核发送所述新的图像数据。字符对齐码可以定义为8个16进制的BC，时钟校正码可以定义为8个16进制的3C，通道绑定码可以定义为4个16进制的F71C。
(23)SERDES IP核210将编码处理的图像RGB数据通过各SERDES链路发送至第二连接器130。然后第二连接器130将接收的图像RGB数据发送到下一级发送卡。
本发明基于高速SERDES接口进行设计，支持SERDES串行链路，数据带宽高，可支持分辨率为3840x2160及其以下的图像信号级联传输；包括物理层和链路层，简化了LED发送卡级联接口的硬件电路，可靠性高，易于实现。在传输图像较大时，相较于现有技术中LED发送卡级联接口电路较复杂的缺陷，本发明实现的LED发送卡级联接口的电路简单，且能保证大图像数据的高效传输。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (6)
1.一种LED发送卡级联接口，其特征在于，包括物理层和FPGA上的链路层，物理层包括第一连接器、均衡芯片、第二连接器，链路层包括SERDES IP核、数据解绑定模块、数据解码模块、第一时钟域转换模块、第二时钟域转换模块、数据编码模块；
第一连接器接收上一级发送卡或信号源发送的图像数据，将图像数据通过各SERDES链路发送至均衡芯片；均衡芯片对图像数据进行均衡处理，将均衡处理后的图像数据通过各SERDES链路发送至SERDES IP核；SERDES IP核对均衡处理后的各路图像数据进行处理，将处理后的各路图像数据发送至数据解绑定模块；数据解绑定模块根据处理后各路图像数据中的通道绑定码将各路图像数据对齐，并将对齐后的各路图像数据发送给数据解码模块；数据解码模块将对齐后的各路图像数据中的控制码元剔除，得到RGB数据，并发送给第一时钟域转换模块；第一时钟域转换模块将RGB数据转换到FPGA应用侧的时钟域；
第二时钟域转换模块接收FPGA应用侧向链路层发送的图像RGB数据，将图像RGB数据转换到SERDES IP核的时钟域，并发送给数据编码模块；数据编码模块对时钟域转换后的图像RGB数据进行编码处理并发送给SERDES IP核；SERDES IP核将编码处理的图像RGB数据通过各SERDES链路发送至第二连接器；第二连接器将接收的图像RGB数据发送到下一级发送卡。
2.根据权利要求1所述的LED发送卡级联接口，其特征在于，所述数据编码模块包括：
新的图像数据生成单元，用于将时钟域转换后图像RGB数据中的VS、HS、DE和48位像素数据补零，得到新的图像数据；
发送单元，用于在HS消隐期内时，依次向SERDES IP核发送字符对齐码、时钟校正码和通道绑定码，在HS消隐期之外的时间，向SERDES IP核发送所述新的图像数据。
3.根据权利要求2所述的LED发送卡级联接口，其特征在于，所述新的图像数据低51位为VS、HS、DE和48位像素数据，高13位数据为零。
4.根据权利要求2所述的LED发送卡级联接口，其特征在于，所述字符对齐码定义为8个16进制的BC，所述时钟校正码定义为8个16进制的3C，所述通道绑定码定义为4个16进制的F71C。
5.根据权利要求1所述的LED发送卡级联接口，其特征在于，所述SERDESIP核对均衡处理后的各路图像数据进行串并转换、字符对齐、时钟校正和8B10B解码。
6.根据权利要求1至5任意一项所述的LED发送卡级联接口，其特征在于，所述第一连接器和所述第二连接器为HDMI连接器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201510107125.9A CN104717440B (zh) | 2015-03-11 | 2015-03-11 | Led发送卡级联接口 |
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| CN201510107125.9A CN104717440B (zh) | 2015-03-11 | 2015-03-11 | Led发送卡级联接口 |
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|---|---|
| CN104717440A true CN104717440A (zh) | 2015-06-17 |
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Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN201510107125.9A Active CN104717440B (zh) | 2015-03-11 | 2015-03-11 | Led发送卡级联接口 |
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| CN (1) | CN104717440B (zh) |
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| GR01 | Patent grant | ||
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