CN104702293B - 一种面向体域网的双模式bch解码器电路 - Google Patents

Abstract

本发明属于纠错控制编码技术领域，具体为一种面向体域网的双模式BCH解码器电路。本发明针对体域网协议IEEE 802.15.6中面向低功耗应用的窄带物理层标准，设计了支持双模式的高能效BCH码解码器，以实现在不同的通信场景、信道情况下均能够进行低功耗、高能量效率的通信。本发明通过设计以有限状态机为控制核心的解码器控制单元，实现对基于II型Chase软解码算法和传统硬解码算法的双重支持，并通过两种算法之间的硬件共享减小了解码器的电路面积。

Description

一种面向体域网的双模式BCH解码器电路

技术领域

本发明属于纠错控制编码技术领域，具体涉及一种面向体域网的双模式BCH解码器电路。应用场景为可穿戴设备，其他相关应用或任何支持BCH码的低功耗通信***。

背景技术

纠错控制编码广泛运用在各类通信***中，除了能够增加通信的可靠性之外，引入纠错编码还可以减小通信***的功耗，提升***的能量效率。通过编码，发射端可以在更小的发射功率下达到相应的可靠性指标。当发射端由于引入纠错控制编码而节省的功耗大于编解码的功耗时，就可以获得***功耗的降低和能量效率的提升。

在可穿戴设备中也有对纠错控制编码的应用，2012年发布的体域网标准IEEE802.15.6是针对植入式或可穿戴设备间组网通信所设计的标准。该标准规定了物理层和介质访问控制子层的协议，物理层包括窄带、超宽带和人体信道三个协议。窄带协议用于低功耗信息传输，使用了BCH（63,51）纠错控制编码。

BCH码的编码增益与解码算法相关，软解码可以达到更好的编码增益，即更多的发射功率节约，但会引入更多的解码功耗。由于随着通信信道的恶化，发射信号在传输过程中所经历的衰减的提高，引入由更强纠错能力的纠错控制编码所带来的发射功率节约会愈加显著，所以在这种情况下应用软解码对***能量效率提升更有利。相反的，在通信信道良好的情况下，编码增益小但更简单、编解码代价更小的硬解码算法更加节省功耗，能量效率更高。

对于体域网，不同的通信场景下信道模型不同，因此使***能量效率最高的解码算法也不尽相同。为了在不同通信场景下实现低功耗、高能量效率的通信，需要解码器能够支持不同解码算法，并能够在算法间切换。

发明内容

本发明的目的在于提供一种面向体域网的双模式BCH解码器电路结构，以支持软解码和硬解码两种模式，可以根据应用场景和信道情况进行模式切换，实现低功耗，高能量效率的无线传输。

本发明提供的面向体域网的双模式BCH解码器电路结构，在软判决模式下，采用II型Chase软解码算法对输入码字进行解码。其中Chase软解码算法中的硬解码模块与硬解码模式中使用的硬解码模块是同一个模块，这样减小了硬件开销。本发明结构包括：硬解码模块、解码控制单元和时钟生成模块。硬解码模块负责在硬解码模式下对输入的待解码字进行解码，以及在软解码模式下对每次迭代产生的测试序列解码；解码控制单元内部包括有限状态机、测试序列生成模块、候选码字缓存、解码输出模块。解码电路的工作模式切换和解码算法是通过解码控制单元中的有限状态机来控制的。有限状态机接收外部控制信号，以及硬解码模块输出的状态信号和数据，据此作出状态转移、控制测试序列生成模块、候选码字缓存、硬解码模块和时钟生成模块。时钟生成模块由状态机控制，生成符合吞吐率要求频率的时钟，即利用分频器生成符合相应模式吞吐率要求频率的时钟，工作在硬解码模式下的时钟由软解码模式时钟八分频得到。

本发明除时钟和复位端外，输入信号包括：（1）模式选择：一位，表示配置解码电路结构工作在硬解码模式下或软解码模式下；（2）硬判决码字输入：一位，待解码字由此端串行输入至解码电路结构；（3）不确定位置1：六位，表示输入码字中置信度最低的位置；（4）不确定位置2：六位，表示输入码字中置信度次最低的位置；（5）开始信号：一位，在输入第一位待解码字之前变成有效，开启解码电路。输出信号包括：（1）解码正确标志：一位，表示输入的码字是否解码成功；（2）输出数据有效标志：一位，在串行输出解码结果时有效；（3）数据输出：一位，串行输出解码结果；（4）ready信号：一位，无效时表示解码电路没有在进行解码工作，可以开始新的解码工作。

本发明中，硬解码模块首先根据输入的码字生成相应的伴随式，并根据伴随式判断输入码字中是否存在错误，据此设定错误标志信号；接下来错误位置多项式计算模块根据伴随式生成错误位置多项式；钱搜索模块对错误位置多项式进行求解，获得错误位置向量，并判断输入码字的错误是否可纠正，据此设定解码成功标志是否有效，求解得到的错误位置向量串行输出，由开始/结束标志表征错误位置向量输出的开始和结束。

本发明中，软解码模式采用II型Chase软解码算法进行解码，根据不确定位置生成四个测试序列，将其分别输入到硬解码模块中进行解码，将解码成功后生成的码字与未进行硬判决的原始序列进行比较，取欧式距离最小的码字作为最终编码结果输出。具体说来，当解码器电路工作在软解码状态下时，解码器控制单元内部的测试序列生成模块在有限状态机的控制下，根据输入的不确定位置1和不确定位置2生成四个测试序列，将其分别输入到硬解码模块中进行解码，将解码成功后生成的码字存入候选码字缓存；四个测试序列全部解码完成后解码输出模块将候选码字缓存中的码字分别与待解码字进行欧氏距离比较，选取欧式距离最小的码字作为最终编码结果输出。

本发明提出解码电路结构在解码器控制单元中有限状态机的控制下完成解码过程并实现双模式解码。有限状态机根据解码电路的模式选择输入端的值相对应的模式，控制其他电路模块进行硬解码或软解码过程。符合条件的解码结果存储在解码器控制单元中的候选码字缓存中，由解码器控制单元中的输出模块控制输出。

本发明提出的上述支持硬解码和软解码双模式BCH解码器电路结构，可用于对体域网标准IEEE 802.15.6中窄带物理层所采用的BCH（63，51）码的解码；能够在不同的应用场景下切换至更优的解码模式。在信道恶劣、衰减较大的信道下使用软解码算法，而在信道良好的情况下使用硬解码算法，从而达到在体域网的不同场景均能提升能量效率的目的。

附图说明

图是一种面向体域网的双模式BCH解码器电路结构。

图 2是II型Chase软解码算法示意图。

图 3是硬解码模块结构。

图 4是解码器控制单元结构。

图 5是解码器控制单元状态机状态转移图。

具体实施方式

为更加清楚明白地阐述本发明的目的、技术方案及优势，下文结合附图及实施例，对本发明进一步进行阐释。

参见图1，本发明提供了一种支持双模式的BCH解码电路结构，该解码电路除时钟和复位端外，还包括五个输入信号和四个输出信号。输入信号包括：（1）模式选择：一位，表示配置解码电路结构工作在硬解码模式下或软解码模式下；（2）硬判决码字输入：一位，待解码字由此端串行输入至解码电路结构；（3）不确定位置1：六位，表示输入码字中置信度最低的位置；（4）不确定位置2：六位，表示输入码字中置信度次最低的位置；（5）开始信号：一位，在输入第一位待解码字之前变成有效，开启解码电路。输出信号包括：（1）解码正确标志：一位，表示输入的码字是否解码成功；（2）输出数据有效标志：一位，在串行输出解码结果时有效；（3）数据输出：一位，串行输出解码结果；（4）ready信号：一位，无效时表示解码电路没有在进行解码工作，可以开始新的解码工作。解码电路结构包括：（1）硬解码模块：用来在硬解码模式下对输入的码字，或者在软解码模式下对每次迭代中待解码的测试序列进行BCH硬解码操作；（2）解码器控制单元：本设计中用有限状态机来实现，该控制单元接收输入到解码电路结构中的原始码字和控制信号，控制时钟生成模块，与硬解码模块交互，并生成解码电路结构的最终输出；（3）时钟生成模块：根据解码电路所工作的模式，由解码器控制单元控制对输入时钟进行相应的分频，生成满足相应模式吞吐率要求的时钟。

本发明中，硬解码模式采用基于BERLEKAMP-MASSEY算法的解码算法，首先计算待解码字的伴随式，据此利用BERLEKAMP-MASSEY计算差错位置多项式，然后用钱搜索算法求解差错位置多项式，判定待解码字错误是否可解，并得到表征待解码字错误位置的差错向量，与待解码字异或得到解码输出。

本发明中，软解码模式采用II型Chase软解码算法进行解码，如图2所示，解码算法200，步骤201接收输入的码字和可信度最小的两个位置，即图1中的不确定位置1和不确定位置2。步骤202据此生成测试序列，测试序列的特征是其它位置为输入码字的值，可信度最小的位置分别原值或原值取反的所有排列组合，每执行一次步骤202生成一个新的测试序列，生成顺序为格雷码编码顺序。步骤203将生成的测试序列进行硬解码，解码算法与硬解码模式所采用的解码算法相同，解码完成后步骤204判断解码结果是否生成了有效的码字，若有，则将码字存入到候选码字缓存中，进行步骤205，否则直接进行步骤205。步骤205判断是否还有测试序列没有进行解码，若有，则返回步骤202，否则进入步骤206，比较缓存中所有候选码字与原始码字的欧式距离，选取最小者为解码输出。

硬解码模块由伴随式计算模块31，错误位置多项式计算模块32，钱搜索模块33组成。见图3所示。伴随式计算模块31计算待解码字的伴随式，并判断码字中是否有错误；错误位置多项式计算模块32据此计算待解码字的错误位置多项式；钱搜索模块33对错误位置多项式进行求解，求得待解码字中有错误的位置，生成错误向量，并判断待解码字中的错误是否可解。伴随式计算模块31的开始信号与数据输入均由控制单元提供，在开始信号有效之后开始工作，待解码字通过数据输入端串行输入至伴随式计算模块，63个时钟周期后数据输入完成，据此计算待解码字的伴随式，计算完毕后，输出的计算完成信号有效，同时计算得到的伴随式串行输出；同时，伴随式计算模块31通过判断伴随式是否为0判定待解码字中是否有错误，据此生成错误存在标志。伴随式计算模块31的计算完成信号与错误位置多项式计算模块32的ready信号相与，生成输入模块32的开始信号，目的是防止在模块32计算过程中模块31的计算完成信号意外产生的毛刺对计算产生影响。输入的开始信号有效后，模块32的ready信号拉低，模块32根据伴随式计算模块31计算的伴随式，采用BERLEKAMP-MASSEY算法计算待解码字的错误位置多项式。计算完毕后，模块32的ready信号拉高，计算完成信号有效，计算结果由错误位置多项式串行输出。模块32的计算完成信号与钱搜索模块33的ready信号相与，形成模块33的开始信号。输入开始信号有效后，模块33对模块32计算所得的错误位置多项式进行求解，得到错误向量。错误向量的值在待解码码字无错的位置为0，无错的位置为1。模块33串行输出错误向量，计算完成后错误输出开始信号有效，下一个时钟周期开始输出错误向量的第一位数据，输出到最后一位数据时，错误输出结束标志有效。模块33还根据错误位置多项式的次数判定待解码字中的错误是否可解，若待解码字中的错误可解，则解码成功标志有效，否则无效。输入的计算开始信号有效后模块的ready信号拉低，输出完毕后ready信号拉高。

本发明所提出的解码器控制单元结构如图4所示，解码器控制单元主要由测试序列生成模块41，有限状态机42，候选码字缓存43，和解码输出模块44。其中，测试序列生成模块41包括：3个复用器410、411、412，码字寄存器组，计数器，比较器，等等。候选码字缓存43主要由若干个1比特寄存器组成的单向移位寄存器，个数为待解码字中信息比特的位数，用于缓存候选码字。测试序列生成模块41根据输入解码器控制单元的待解码字、不确定位置1和不确定位置2生成相应的测试序列在解码迭代过程中送入硬解码模块，并在输出最终解码结果时向解码输出模块输出硬判决码字输入。63比特码字寄存器组用来缓存待解码字，以及工作在软判决模式下时，每次解码迭代所生成的测试序列。内部的计数器由有限状态机控制，用于计算当前时钟周期码字寄存器组输出的数据所在位置，并与不确定位置1或不确定位置2比较，当相等时，与码字寄存器组输出所异或的数据为1否则为0。用这样的方式，就可以使异或门输出的测试向量满足：其它位置为输入码字的值，可信度最小的位置分别原值或原值取反的所有排列组合。在软解模式下，第一次迭代时异或门输出为原待解码字；第二次迭代复用器411选择不确定位置1与计数器比较，相等时比较器选择1与码字寄存器组输出异或，从而得到不确定位置1除数据与原待解码字相反的测试序列；第三次迭代时，复用器411选择不确定位置2与计数器输出比较，这样，异或门输出为不确定位置1和2均与待解码字相反的测试序列；最后一次迭代，选不确定位置1，得到只有不确定位置2与待解码字相反的测试序列。可以看出，测试序列生成的顺序是格雷码的顺序。有限状态机42根据输入整个解码电路的模式选择信号，以及硬解码模块的所有输出进行状态转移，输出解码正确标志，ready信号，以及对解码器控制单元其他模块的控制信号，其状态转移图如图5所示。等待码字输入的状态IDLE，此状态下ready信号有效，表示可以做解码工作。在输入开始信号有效后进入有效码字输入状态DATA_COLLECTED，在该状态下状态机控制码字寄存器组缓存输入待解码字或测试序列，生成并向硬解码模块输出相应的数据。若硬解码输出错误标志有效，则进入等待错误位置向量模式ERR_WAIT。在ERR_WATI模式下，当硬解码模块完成错误位置多项式生成、求解后，错误位置向量输出开始信号有效，状态机进入错误位置向量输入模式ERR_COLLECTED。在ERR_COLLECTED状态下状态机控制将解码的测试序列与错误位置向量进行异或后存入候选码字缓存43中，当错误位置向量输出完毕后硬解码单元结束信号有效，状态机根据工作模式判断下一状态：若为硬解码模式，则进入编码输出模式DATA_OUT；若为软解码模式，则需判断是否仍有未解码的测试序列，若有，则返回DATA_COLLECTED状态，若无，则进入DATA_OUT状态。状态机在DATA_OUT状态下输出候选码字缓存中的数据到解码输出模块中判断并输出，若候选码字为空，则控制候选码字模块输出全零，输入码字的正确标志无效表示码字不可解。除IDLE状态外，当状态机处于其他所有状态时，ready信号均无效，表示解码电路正忙。解码输出模块44主要包括：减法器，乘方单元，加法器，比较器，3个复用器，2个一比特寄存器，以及FIFO1、FIFO2，一个控制逻辑。解码输出模块44比较所有候选码字与待解码字之间的欧式距离，选取欧氏距离最小的候选码字作为最终的解码输出。采用串行累加的方式计算待解码字与候选码字的欧式距离，二者每比特数据相减、乘方再与之前所有比特之差平方的累加和相加，最终得到此候选码字与待解码字之间的欧式距离的平方，由于平方函数在正数域为增函数，所以不增加额外的开方运算单元不影响最终结果。为输出欧式距离最小的候选码字，模块44使用乒乓FIFO来储存中间结果。首先输入的第一个候选码字存入FIFO1，并求得其与待解码字的欧式距离输入控制逻辑。第二个候选码字存入FIFO2，求得欧式距离后与前一个码字的欧氏距离比较，若小于，则控制逻辑控制下一个码字存入FIFO1，否则存入FIFO2。如此迭代，直到所有候选码字判断完成，若最后一个候选码字的欧式距离小于之前所有候选码字的欧式距离，则控制逻辑控制输出最后一个候选码字作为解码数据输出，否则，输出另外一个FIFO中的数据作为解码数据输出，输出解码数据时，有效标志设置为有效，输出完毕后设置为无效。

本发明提出的解码电路结构中的时钟生成模块根据模式选择信号，对输入时钟进行分频，提供给硬解码模块和解码器控制单元。对于本发明采用的ChaseII软解码算法，其译码迭代次数为4次，输出解码结果时最多需进行4次欧式距离比较。因此，为满足解码电路的吞吐率要求，电路工作在软解码模式时，时钟频率应为硬解码模式的八倍。在本发明中，输入解码电路的时钟频率满足软解码模式所需要的工作频率，当解码电路工作在硬解码模式下时，时钟生成模块将输入时钟八分频，输入给硬判决模块和解码器控制单元作为工作时钟。这种方法满足了不同模式下的时钟需求，达到了双模式工作的目的。

Claims (5)

1.一种面向体域网的双模式BCH解码器电路，其特征在于：支持硬判决解码和软判决解码两种模式，在软判决模式下，采用II型Chase软解码算法对输入码字进行解码；其中Chase软解码算法中的硬解码模块与硬解码模式中使用的硬解码模块是同一个模块；其结构包括：硬解码模块、解码控制单元和时钟生成模块；其中：

所述硬解码模块负责在硬解码模式下对输入的待解码字进行解码，以及在软解码模式下对每次迭代产生的测试序列解码；

所述解码控制单元内部包括有限状态机、测试序列生成模块、候选码字缓存、解码输出模块；解码电路的工作模式切换和解码算法通过解码控制单元中的有限状态机控制；有限状态机接收外部控制信号，以及硬解码模块输出的状态信号和数据，据此作出状态转移、控制测试序列生成模块、候选码字缓存、硬解码模块和时钟生成模块；

所述时钟生成模块由有限状态机控制，利用分频器生成符合相应模式吞吐率要求频率的时钟，工作在硬解码模式下的时钟由软解码模式时钟八分频得到。

2.根据权利要求1所述的解码器电路，其特征在于，输入信号包括：

（1）模式选择：一位，表示配置解码电路结构工作在硬解码模式下或软解码模式下；

（2）硬判决码字输入：一位，待解码字由此端串行输入至解码电路结构；

（3）不确定位置1：六位，表示输入码字中置信度最低的位置；

（4）不确定位置2：六位，表示输入码字中置信度次最低的位置；

（5）开始信号：一位，在输入第一位待解码字之前变成有效，开启解码电路；

输出信号包括：

（1）解码正确标志：一位，表示输入的码字是否解码成功；

（2）输出数据有效标志：一位，在串行输出解码结果时有效；

（3）数据输出：一位，串行输出解码结果；

（4）ready信号：一位，无效时表示解码电路没有在进行解码工作，可以开始新的解码工作。

3.根据权利要求1所述的解码器电路，其特征在于：硬解码模块首先根据输入的码字生成相应的伴随式，并根据伴随式判断输入码字中是否存在错误，据此设定错误标志信号；接下来错误位置多项式计算模块根据伴随式生成错误位置多项式；钱搜索模块对错误位置多项式进行求解，获得错误位置向量，并判断输入码字的错误是否可纠正，据此设定解码成功标志是否有效，求解得到的错误位置向量串行输出，由开始/结束标志表征错误位置向量输出的开始和结束。

4.根据权利要求2所述的解码器电路，其特征在于：软解码模式采用II型Chase软解码算法进行解码；当解码器电路工作在软解码状态下时，解码器控制单元内部的测试序列生成模块在有限状态机的控制下，根据输入的不确定位置1和不确定位置2生成四个测试序列，将其分别输入到硬解码模块中进行解码，将解码成功后生成的码字存入候选码字缓存；四个测试序列全部解码完成后解码输出模块将候选码字缓存中的码字分别与待解码字进行欧氏距离比较，选取欧式距离最小的码字作为最终编码结果输出。

5.根据权利要求1-3之一所述的解码器电路，其特征在于：在解码器控制单元中有限状态机的控制下完成解码过程并实现双模式解码；有限状态机根据解码电路的模式选择输入端的值相对应的模式，控制其他电路模块进行硬解码或软解码过程。