CN1309471A - 在支路度量计算处理中具有减少的位数的维特比解码器 - Google Patents

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Abstract

一种在支路度量计算处理中具有减少的位数的维特比解码器。在支路度量计算器中,字分离电路把来自各个锁存电路的度量数据分为至少1位的符号和k－1位的度量。异或门确定所分离的符号(1位)是否与用于从由卷积码发生器和计数器所产生的卷积码产生的每个状态的代码字(1位)相匹配。1位的每个时分开关以切换的时序选择匹配或不匹配的输出。加法器把当符号匹配时选择的输出加到当符号不匹配时输出的度量上,以计算支路度量。

Description

在支路度量计算处理中具有减少的 位数的维特比解码器
本发明涉及支路度量计算方法以及在维特比解码中的维特比解码器，其中支路度量是通过把从卷积码产生的代码字与在从用于支路度量计算的所接收数据的转换中获得的确定数据中的符号相比较而推导得出。
通常，在TDMA方案或CDMA方案的数字蜂窝移动电话***中的移动台内以及在CDMA方案的数字卫星通信中，在传输路径中产生的误差由纠错码纠正，以获得理想的信道质量。在用纠错码处理中，错误数位被检测以用于纠正。用于纠正的代码根据随机纠错的方法而大体上分为块码或卷积码以及链接码，其中链接码是块码和卷积码的组合。
维特比解码是在用于卷积码的接收部分中的公知解码方法(参见文献“数字卫星通信”，Kazunori Tamura和Tatsuro Masamura，电信协会)。维特比解码是一种算法，其可以通过从来自特定状态的两条路径选择最接近于所接收序列的路径而用卷积码有效地执行最大相似性解码。维特比解码对于纠正在传输路径中出现的误差具有相对较高的纠错能力，并且在与软判定解码方案相组合时产生高的编码增益。但是，维特比解码涉及较大处理量和电路规模，并且减小处理量和电路规模是一个难处理的问题。
在作为卷积码的一种表示方法的树形表示法中，产生对应于各个节点解码器的状态的支路。具体来说，树形表示法是一种格子结构表示法，用于示出独立编码器状态的改变，其中产生对应于输入1数位的状态0或状态1的两个支路。从该格子结构中，计算度量标准，用于提供路径或支路的确定性。在支路度量计算方法中，从卷积码产生的每个状态的代码字被与确定数据中的符号相比较，并且如果它们匹配，则确定相关的度量为0，或者如果它们不匹配，则确定数据被相加，以确定支路度量。
图1为示出用于执行常规的支路度量计算的结构的电路图。在图1中，假设编码率为1/3，并且状态数为256。
度量数据1、2和3被分别提供给锁存电路26a、26b和26c。锁存电路26a至26c分别保存度量数据1至3，直到被提供锁存脉冲为止。在锁存之后，所存电路26a至26c输出用于状态N的K数位的度量数据。反相器27a、27b和27c把用于N状态的K数位的度量数据反相，在输出之前变为用于状态N+128的k数位的度量数据。
用于状态N的K数位的度量数据以及用于状态N+128的k数位的度量数据被提供到时分开关28a、28b和28c。时分开关28a至28c切换以分别根据时序脉冲选择和输出用于状态N的度量数据和用于状态N+128的度量数据。
上述状态的数目256是用于在数字蜂窝移动电话***等等中的维特比解码的状态数的典型数值。在用于状态N+128的k数位的度量数据中的数字“128”等于在维特比解码中状态转变中的“蝶形”结构的状态数256的一半，在图4中描述。
由时分开关28a至28c所选择的用于状态N的度量数据或者用于状态N+128的度量数据被分别提供到字分离电路29a、29b和29c。在输出之前，字分离电路29a至29c把用于状态N的度量数据和用于状态N+128的度量数据分别分为符号和度量。在每个字分离电路29a至29c分离的1数位的符号被提供到每个异或门33a至33c。异或门33a至33c还为从卷积码发生器35和计数器(N=0至127)34中处理而获得的每个状态接收代码字(g0、g1和g2)，并且用异或运算确定符号。
根据从异或门33a至33c的输出，选择器30a、30b和30c从字分离电路29a至29c或0(Z)选择度量。所选择输出被在加法器32a和32b相加，以计算支路度量。
与在块编码(例如，用BHC码或Golay(戈莱)码)的阈值解码处理以及卷积编码等等相比，用于执行这种支路度量计算的维特比解码涉及大的处理量和电路规模，并且减小其处理量和电路规模是难解决的问题。因此，已经有人提出各种用于减小处理量和电路规模的方案。
作为一种方案，对于在日本专利公告第6-303153中的一种“维特比解码器”的现有技术，来自支路度量运算装置被提供到ACS(求和/比较/选择)单元的输出被以时分方式控制，以减小维特比解码器的电路规模。为了在最大可能性判断装置中进行最大可能性判断，来自路径度量电阻器的输出被以时分方式在ACS单元的比较/选择电路中处理。最大可能性判定装置的规模如此被减小，以减小维特比解码器的处理量和电路规模。
对于在日本专利公告第7-131494号中的一种“支路度量运算电路”现有技术，为了从支路度量运算电路中的减少的位数获得减小的处理量和电路规模，格子结构解码使用所接收符号和子集的代表符号之间的欧几里德距离的平方，并且欧几里德距离和平方被用作为支路度量。并且，数位是通过把幅度限制加到所接收符号上而减小的。另外，数位在欧几里德距离计算装置的输出被截短，以减小处理量和电路规模。
对于在日本专利公告第10-200419号中的“维特比解码方法和装置”现有技术，同时执行路径存储更新操作以及输出操作，并且单元的各个集合被交替工作。因此，路径存储器的规模减小，并且在维特比解码器中的处理量和电路规模减小。
上述现有的维特比解码器具有大的处理量和电路规模，并且减小电路规模是要解决的问题。
在图1中所示的现有技术中，在锁存之后，根据时序脉冲，由用于k数位的时分开关28a至28c选择用于状态N的K数位的度量数据或者用于状态N+128的k数位的反相的度量数据。因此，当例如使用多路复用器作为用于k数位的时分开关的28a至28e，用于切换k数位的结构复杂，从而增加处理量和电路规模。
因此，难以减小在TDMA方案、TDMA/TDD方案或者CDMA方案中的控制台和移动台中的处理量和电路规模，以及难以减小在数字卫星通信中卫星站和地面站中的处理量和电路规模，特别是难以减小在蜂窝式电话中的处理量和电路规模。现有技术的缺点是难以满足减小尺寸和多功能的要求。
另外，尽管在上述公告中的现有技术可以减小维特解码中的处理量和电路规模，但是它们在简化操作方法方面需要改进。
本发明的一个目的是提供一种支路度量计算方法和维特比解码器，其解决上述现有技术中的问题，并且减小在支路度量计算处理中的位数以减小处理量和电路规模，例如，减小在TDMA、TDMA/TDD方案或CDMA方案的数字蜂窝移动电话***内的设备的处理量和电路规模。
为了实现上述目的，在本发明的维特比解码中的支路度量计算方法通过把来自卷积码的代码字与从用于支路度量计算的所接收数据的转换获得的确定数据中的符号相比较而推导出支路度量。首先，确定数据在输出之前被分为符号和度量。然后，进行检查，以确定分开的符号是否与代码字相匹配。接着，根据匹配或不匹配的结果，当它们匹配时选择“0”，当它们不匹配时选择该度量。把当符号匹配时所选择的输出加到当符号不匹配时所选择的输出上，以计算支路度量。
本发明的维特比解码器通过把来自卷积码的代码字与从用于支路度量计算的所接收数据的转换获得的确定数据中的符号相比较而推导出分支度量。维特比解码器包括度量数据转换器、代码发生器、支路度量计算器、求和/比较/选择运算器、路径度量存储器、路径信息存储器、以及回溯处理器。
度量数据转换器输出通过把所接收数据序列转换为软判定符号而获得的多个度量数据。代码发生器产生并输出代码字。
支路度量计算器把来自度量数据转换器的多个度量数据分别分为符号和度量，并输出，然后判断所分离的符号是否匹配来自代码发生器的代码字。根据匹配或不匹配的判定结果，当匹配时，支路度量计算器选择并输出“0”，当不匹配时，选择并输出该度量，并且把符号匹配时所选择输出加到符号不匹配时所选择输出上，以计算支路度量。
求和/比较/选择运算器把由支路度量计算器所计算的支路度量加到剩余路径的支路度量上，并且比较并选择两个参与的路径的度量，以计算新的路径度量和剩余路径。路径度量存储器存储来自求和/比较/选择预算器的新路径度量和剩余路径度量，并且把剩余路径度量发送到求和/比较/选择运算器。
路径信息存储器保存来自求和/比较/选择运算器的用于多个状态的剩余路径。回溯处理器从路径度量存储器解码在数位的最后截断处具有最小路径度量的状态，以及从路径信息存储器解码用于多个状态的剩余路径。
根据本发明一个实施例，支路度量计算器包括多个分离装置、多个判定装置、多个时分选择装置、以及加法装置。
多个分离装置把多个输入度量数据分别分为符号和度量，并输出。多个判定装置判定由多个分离装置所分离的各个符号是否匹配所输入的代码字。多个时分选择装置选择通过不反转或反转由多个判定装置所判定的匹配或不匹配的结果而获得的输出。加法装置，其把当符号匹配时来自所述多个时分选择装置的输出加到由在符号不匹配是选择的所述多个分离装置分离的和输出的度量上，以获得支路度量。
根据本发明的另一个实施例，多个分离装置分别是字分离电路，每个字分离电路把每个输入度量数据分为符号和度量，并输出。
根据本发明另一个实施例，多个判定装置分别是异或门，每个异或门判断由多个分离装置所分离的每个符号是否与输入到每个异或门的每个代码字相匹配。
根据本发明另一个实施例，加法装置包括两个加法器，用于根据在多个时分选择装置的选择，把当该符号匹配时的输出加到当符号不匹配时的输出上，以计算支路度量。
另外，根据本明另一个实施例，用反相器执行由每个判定装置所判定的匹配或不匹配的输出结果的反转。
根据本发明另一个实施例，维特比解码器还包括在多个字分离电路的各个输入端一侧上的多个锁存电路，用于保存输入度量数据，直到锁存脉冲被输入。
根据本发明另一个实施例，每个字分离电路把每个输入度量数据分为用于符号判定的最高有效位以及k-1位的度量。
根据本发明的另一个实施例，输入到每个异或门的每个符号和代码字包含一个数位。
根据本发明另一个实施例，每个时分选择装置是多路复用器。
在本发明的维特比解码的这种支路度量方法和这种维特比解码器中，在支路度量计算中，每个度量数据被分为至少一位的符号和k-1位的度量。进行检查，以对从卷积码产生的每个状态判断是否分离的信号(至少1位)匹配该代码字(至少1位)，并且由用于1位的时分选择装置，例如多路复用器，选择匹配或不匹配的输出。当符号匹配时选择的输出被加到当符号不匹配时选择的分离和输出的度量上，以计算支路度量。
例如，在图1中示出的常规的支路度量计算方法使用具有大处理量和电路规模的用于状态N+128用于k位的时分选择装置(时分开关)。
但是，在本发明的支路度量计算处理中，每个时分选择装置(多路复用器)可以被设计为从维特比解码中的对称的“蝶形结构”选择1位。换句话说，位数被减少，并且简化处理以使得处理量和电路规模减小。
从下文参照说明本发明的实施例的附图具体描述中，本发明的上述和其它目的、特点和优点将更加清楚。
图1为示出用于执行现有的支路度量计算的结构的电路图；
图2为示出根据本发明一个实施例的维特比解码器的结构的方框图；
图3为示出图2中的支路度量计算电路的结构的方框图；以及
图4为用于说明在图2中所示的维特比解码器的状态转换的蝶形结构的示意图。
参照图2，其中示出根据本发明一个实施例的维特比解码器，其中包括用于为每个状态产生代码字(1位的代码字g0、g1和g2，在下文中描述)的卷积码发生器8，以及用于计数128数值(0至127)的计数器9。根据本发明的维特比解码器还包括：用于把所接收数据序列转换为软判定符号的度量数据转换器10，以及用于计算每个状态的支路度量的支路度量计算器11。根据该实施例的维特比解码器还包括用于控制各个部分的时序的时序控制器13。
另外，维特比解码器包括：ACS运算器14，其用于把从路径度量存储器15读出的剩余路径的度量加到由支路度量计算器11所计算的支路度量上，并且用于从两个参与路径的度量的比较和选择中计算新的路径度量和剩余路径。ACS运算器14对路径计算执行求和/比较/选择运算。
根据本发明的维特比解码器还包括用于存储新的路径的度量以及来自ACS运算器14的剩余路径度量的路径度量存储器15、以及用于在一些时间点保存为每个状态保存剩余路径的路径信息存储器16。另外，维特比解码器包括回溯(链路返回)处理器17，用于解码在数位的最终截断处具有最小路径度量的状态和来自路径信息存储器16的数据(剩余路径)。
接着，参照图3描述图2中的支路度量计算器11的结构。
下文描述假设编码率为1/3，并且状态数为256(这是在用于通常移动通信的维特比编码中的状态数)。
支路度量计算器11包括锁存电路1a、1b和1c，用于在输出之前根据编码率对每个编码块锁存所接收的度量数据1、2和3。支路度量计算器11还包括作为分离装置的字分离电路2a、2b和2c，用于把来自锁存电路1a至1c的输出(度量数据1至3)分别分为1位的符号和k-1位的度量。
支路度量计算器11还包括作为判定装置的异或门3a、3b和3c，用于把来自字分离电路2a至2c的1位符号与由计数器9和卷积码发生器8中的处理所产生的对于每个状态的代码字(1位/g0、g1和g2)相异或。并且，支路度量计算器11包括用于把来自异或门3a至3c的输出反转的1位反相器4a、4b和4c。
另外，支路度量计算器11包括时分开关5a、5b和5c，作为时分选择装置，用于接收来自异或门3a至3c的输出以及通过反相器4a至4c的来自异或门3a至3c的输出，以根据时序脉冲选择并输出它们中的一个。
支路度量计算器11还包括选择器6a、6b和6c，如果来自时分开关5a至5c的输出为0(表示符号匹配)则输出0(z)，或者如果该输出为1(表示符号不匹配)则分别输出来自字分离电路2a至2c的度量。支路度量计算器11包括作为加法装置的加法器7a和7b，用于从来自选择器6a至6c的输出计算支路度量。异或门3a至3c对来自图3中所示的卷积码发生器8的每个状态接收代码字(1位/g0、g1和h2)。卷积码发生器8利用输入时钟信号(CLK)从计数器9接收状态的技术(从0至127的128个数值的一个)。
接着，描述根据本实施例的维特比解码器中的支路度量计算器11的操作。
首先，提供该操作的概述(简介)。
如图3中所示，度量数据被在字分离电路2a至2c分为符号和度量。然后，异或门3a至3c对1位的符号进行判断。
结果，从维特比解码中的蝶形结构的对称性，每个时分选择装置(多路复用器)可以被设计为选择1位。具体来说，支路度量计算处理可以用反相器4a至4c对1位执行，并且时分开关5a至5c用于1位，并且在处理中减少位数。
因此，该处理被简化，以使得处理量和电路规模减小。这可以减小在TDMA方案、TDMA/TDD方案或者CDMA方案的蜂窝式移动电话***中的控制台和移动台中的处理量和电路规模，或者减小在数字卫星通信中的卫星站和地面站的处理量和电路规模。
下面具体描述根据本实施例的维特比解码器的操作。
在图2中所示的维特比解码器中，所接收数据被提供到度量数据转换器10。度量数据转换器10把所接收数据转换为用于支路度量计算的判定数据。例如，如果所接收数据是3位的软判定数据，则它被转换为4位的数据。在这种情况下，最高有效位表示符号，并且剩下的3个数位表示用于该代码的度量。来自度量数据转换器10的判定数据被提供到支路度量计算器11。
接着，描述在图3中所示的支路度量计算器11的操作。
假设编码率为1/3，判定数据包括k位，并且限制长度k=9(状态数为256)而对支路度量计算进行描述。
支路度量计算器11从用于每个编码块的度量数据转换器10接收判定数据(度量数据)。在支路度量计算器11中，图3中所示的锁存电路1a至1c保存度量数据1至3，直到从时序控制器13接收锁存脉冲为止。利用锁存脉冲的输入，度量数据1至3被从锁存电路1a至1c输出到字分离电路2a至2c。字分离电路2a至2c把度量数据1至3分别分离为用于符号判定的最高有效位和k-1位的度量。
另一方面，图3中所示的卷积码发生器8把用于由发生器8和计数器9所产生的每个状态的1位的代码字g0至g2分别输出到异或门3a至3c。异或门3a至3c从字分离电路2a至2c接收最高有效位的各个符号，并且把1位的符号与用于由卷积码发生器8所产生的每个状态的1位代码字g0至g2相异或。在该异或处理中，在计数器9计数N(从0至127的128个数值中的一个)时，如果符号匹配则输出0，或者如果符号不匹配则输出1。
来自异或门3a至3c的输出(0或1)被输入到时分开关5a至5c。在时分开关5a至5c的时分处理中，根据来自时序控制器13的时序脉冲，来自异或门3a至3c的输出被选择，并原样输出，或者选择反相器4a至4c的反相输出。
应当指出，由反相器4a至4c反相的输出被选择，用于从N+128个状态推导出支路度量。用于切换的时序脉冲以比计数器9的时钟信号(CLK)高4倍的速度提供，因此，在图4中所示的蝶形结构中的4个支路度量20、21、22和23被输出。在维特比解码中的对称性在下文中描述。
接着，如果由1位的时分开关5a至5c所选择的输出为0(表示符号匹配)，则选择器6a至6c把0输出到加法器7a和7b，或者如果所选择的输出为1(表示符号不匹配)，则把由字分离电路2a至2c所分离的k-1位的度量输出到加法器7a和7b。然后，在加法器7a和7b计算支路度量。
按照这种方式，在该实施例中的支路度量计算电路11与图1中的现有技术的支路度量计算电路不同之处在于前者没有使用反相器27a至27c(用于状态N+128的k位的度量数据输出)并且没有使用图1中用于k位的时分开关28a至28c。因此，在该实施例中，用于状态N+128的度量数据被选择时，用于1位的反相器4a至4c和用于1位的时分开关5a至5c在异或之后使用，并且执行支路度量计算。因此，可以减少位数。
接着，参照图4描述维特比解码器的对称性，图4为用于说明在维特比解码器的状态过度中的蝶形结构的示意图。
假设代码长度k=9，状态数为256而进行描述。在图4中，N表示在蝶形结构中的块单元，并且对应于在计数器9的计数值，用于提供在图3中的状态数。该蝶形结构需要从两个状态推导出两个支路度量，即，总共4个支路度量。但是，该支路度量不需要在推导一个支路度量的过程中用时分开关而依次计算。
如图4中的方程所示，BmN,0(当路径0从状态N输入时的支路度量20)等于BmN+128,1(当路径1从状态N+128输入时的支路度量23)。另外，BmN,1(当路径1从状态N输入时的支路度量22)等于BmN+128,0(当路径0从状态N+128输入时的支路度量21)。
BmN,0和BmN+128,0的代码字仅仅被反相。因此，在图3中用于1位的时分开关5a至5c可以在非反相输出和反相输出(来自反相器4a至4c的输出)之间切换。结果，对时序脉冲的每个时钟计算支路度量。
对于在下一点的路径度量，用于两个状态的路径度量(Pm2N(T+1),Pm2N+1(T+1))24、25需要在计数N时写入。该写入反过来可以按照时分方式通过切换支路度量而执行。
从该描述显然可以看出，根据该支路度量计算方法以及在该实施例的维特比解码中的维特比解码器，每个度量数据被分为至少1位的符号和k-1位的度量，以判断匹配情况。表示1位的匹配或不匹配的输出被用于1位的时分选择装置所选择，例如该时分选择装置为多路复用器。
结果，从在维特比解码中蝶形结构的对称性，每个时分选择装置(多路复用器)可以被设计为选择1位，以减少在支路度量计算处理中的位数。因此，该处理被简化，以使得处理器和电路规模被减小。
尽管已经使用特定的术语对本发明的优选实施例进行了描述，但是这种描述仅仅是用于说明的目的，并且应当知道可以作出各种改变和变化而不脱离所附权利要求的精神或范围。

Claims (11)

1．一种支路度量计算方法，其通过把来自卷积码的代码字与从用于支路度量计算的所接收数据的转换获得的确定数据中的符号相比较而推导出支路度量，所述方法包括如下步骤：
把所述确定数据分为符号和度量并输出；
确定所述分开的符号是否与代码字相匹配；
根据匹配或不匹配的结果，当它们匹配时选择并输出“0”，当它们不匹配时选择并输出所述度量；以及
把当符号匹配时所选择的输出加到当符号不匹配时所选择的输出上，以用于计算支路度量。
2．一种维特比解码器，其用于通过把来自卷积码的代码字与从用于支路度量计算的所接收数据的转换获得的确定数据中的符号相比较而推导出分支度量，其中包括：
度量数据转换装置，其用于输出作为从所接收数据序列转换来的软判定符号的多个度量数据；
代码发生装置，其产生并输出代码字。
支路度量计算装置，其把来自度量数据转换装置的多个度量数据分别分为符号和度量，并输出，然后判断所分离的符号是否匹配来自所述代码发生器的代码字，根据匹配或不匹配的判定结果，当匹配时，支路度量计算装置选择并输出“0”，当不匹配时，选择和输出该度量，并且把符号匹配时所选择输出加到符号不匹配时所选择输出上，以计算支路度量；
求和/比较/选择运算装置，其把由支路度量计算装置所计算的支路度量加到剩余路径的支路度量上，并且比较并选择两个参与的度量路径，以计算新的路径度量和剩余路径；
路径度量存储装置，其存储来自求和/比较/选择预算装置的新路径度量和剩余路径度量，并且把剩余路径度量发送到求和/比较/选择运算装置；
路径信息存储装置，其保存来自求和/比较/选择运算装置的用于多个状态的剩余路径；以及
回溯处理装置，其从路径度量存储器解码在数位的最后截断处具有最小路径度量的状态，以及从路径信息存储器解码用于多个状态的剩余路径。
3．根据权利要求2所述的维特比解码器，其特征在于，所述支路度量计算装置包括：
多个分离装置，其把多个输入度量数据分别分为符号和度量，并输出；
多个判定装置，其判定由多个分离装置所分离的各个符号是否匹配所输入的代码字；
多个时分选择装置，其选择通过不反转或反转由多个判定装置所判定的匹配或不匹配的结果而获得的输出；
加法装置，其把当符号匹配时来自所述多个时分选择装置的输出加到由在符号不匹配时选择的所述多个分离装置分离的和输出的度量上，以获得支路度量。
4．根据权利要求3所述的维特比解码器，其特征在于，所述多个分离装置中的每一个是字分离电路，每个字分离电路把每个输入度量数据分为符号和度量，并输出。
5．根据权利要求3所述的维特比解码器，其特征在于，所述的多个判定装置中的每一个是异或门，并且每个异或门判断由多个分离装置所分离的每个符号是否与输入到每个异或门的每个代码字相匹配。
6．根据权利要求3所述的维特比解码器，其特征在于，所述加法装置包括两个加法器，用于根据在多个时分选择装置的选择，把当该符号匹配时的输出加到当符号不匹配时的输出上，以获得支路度量。
7．根据权利要求3所述的维特比解码器，其特征在于，用反相器执行由每个判定装置所判定的匹配或不匹配的输出结果的反转。
8．根据权利要求4所述的维特比解码器，还包括在多个字分离电路的各个输入端一侧上的多个锁存电路，用于保存输入度量数据，直到锁存脉冲被输入。
9．根据权利要求4所述的维特比解码器，其特征在于，每个字分离电路把多个输入度量数据的每一个分为用于符号判定的最高有效位以及k-1位的度量。
10．根据权利要求5所述的维特比解码器，其特征在于，输入到所述多个异或门中的每一个的每个符号和代码字包含一个数位。
11．根据权利要求3所述的维特比解码器，其特征在于，每个时分选择装置是多路复用器。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6848074B2 (en) 2001-06-21 2005-01-25 Arc International Method and apparatus for implementing a single cycle operation in a data processing system
US7315576B1 (en) * 2002-02-05 2008-01-01 Qualcomm Incorporated System for soft symbol decoding with MIMO log-map detection
US7046747B2 (en) * 2002-04-16 2006-05-16 Intel Corporation Viterbi decoder and decoding method using rescaled branch metrics in add-compare-select operations
US7561641B2 (en) * 2006-02-06 2009-07-14 Tatung Company Method of Viterbi decoding with reduced butterfly operation
US8127216B2 (en) 2007-11-19 2012-02-28 Seagate Technology Llc Reduced state soft output processing
US20090132894A1 (en) * 2007-11-19 2009-05-21 Seagate Technology Llc Soft Output Bit Threshold Error Correction
US9294134B2 (en) 2012-09-14 2016-03-22 Freescale Semiconductor, Inc. Viterbi decoding device and method for decoding a signal produced by a convolutional encoder
CN104617960A (zh) * 2014-12-30 2015-05-13 成都天奥信息科技有限公司 一种应用于海事卫星电话的维特比解码方法
JP2019054448A (ja) * 2017-09-15 2019-04-04 東芝メモリ株式会社 メモリシステム

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5220570A (en) 1990-11-30 1993-06-15 The Board Of Trustees Of The Leland Stanford Junior University Programmable viterbi signal processor
US5502735A (en) * 1991-07-16 1996-03-26 Nokia Mobile Phones (U.K.) Limited Maximum likelihood sequence detector
US5469452A (en) 1991-09-27 1995-11-21 Qualcomm Incorporated Viterbi decoder bit efficient chainback memory method and decoder incorporating same
JPH06303153A (ja) 1993-04-14 1994-10-28 Toshiba Corp ビタビ復号器
ZA947317B (en) 1993-09-24 1995-05-10 Qualcomm Inc Multirate serial viterbi decoder for code division multiple access system applications
JP3089149B2 (ja) 1993-11-04 2000-09-18 株式会社東芝 ブランチメトリック演算回路
US5651032A (en) 1993-11-04 1997-07-22 Kabushiki Kaisha Toshiba Apparatus and method for trellis decoder
US5471500A (en) * 1994-03-08 1995-11-28 At&T Ipm Corp. Soft symbol decoding
JP3241210B2 (ja) * 1994-06-23 2001-12-25 沖電気工業株式会社 ビタビ復号方法及びビタビ復号回路
JP3171772B2 (ja) * 1995-08-23 2001-06-04 沖電気工業株式会社 ビタビ復号方法及びビタビ復号装置
US5862190A (en) * 1995-12-29 1999-01-19 Motorola, Inc. Method and apparatus for decoding an encoded signal
US5881075A (en) 1996-03-18 1999-03-09 Samsung Electronics Co., Ltd. Viterbi decoder
JP3753822B2 (ja) 1997-01-10 2006-03-08 株式会社東芝 ビタビ復号方法および装置
US6438181B1 (en) * 1999-05-28 2002-08-20 Koninklijke Philips Electronics N.V. Efficient metric memory configuration for a Viterbi decoder

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