CN104702282B - 模数转换器中多级多比特子电路的数字校准方法及电路 - Google Patents

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Abstract

本发明涉及一种模数转换器中多级多比特子电路的数字校准方法，首先，设计***控制电路，控制ADC的工作状态，使其对需要进行校准的子流水级电路进行控制，并对存在ADC内部的寄存器内的各子级的带有误差输出进行读取，进行误差计算，将计算得到的误差值，存入到ADC内部寄存器中，通过数据合成模块将各子级计算出的误差补偿到最后的输出中去，完成校准。本发明的主要优点是提出了一种多级多比特子电路的电容失配校准方法，并采用数字电路实现。校准控制流程在模数转换器的片外实现，降低整个模数转换器设计的复杂度，校准方法简便可靠，校准效果好。

Description

模数转换器中多级多比特子电路的数字校准方法及电路
技术领域
本发明属于集成电路设计与制造领域，特别涉及一种流水线模数转换器中多级多比特子电路的数字校准方法及电路。
背景技术
随着微处理器和信号处理技术的迅速发展，对模数转换器(Analog-to-DigitalConverter，ADC)的性能要求越来越高。高速高精度流水线ADC以其转换速度快，分辨率高，功耗低的特点，广泛应用于信号处理领域。另一方面，随着集成电路工艺的高速发展，器件的尺寸越来越小，器件的工作速度进一步提升，而功耗进一步降低。但是，尺寸缩小所致的器件失配越来越严重，当流水线ADC的精度提高到12bit以上时，工艺的偏差导致的电容失配、运放的非理想性、比较器失调等误差的产生，采用传统模拟电路的设计方法已经无法设计出高性能的ADC。采用数字校准的方法对模拟电路采样输出的数据进行误差校正，能有效地补偿工艺的偏差带来的误差，提高流水线ADC的性能。在高速高精度流水线ADC的研究中，传统的每级单比特结构的子级ADC实现将会显著提高芯片的整体功耗，增大芯片的面积。为了减少采样电容，降低功耗，减少噪声，在首级和前几级子ADC必须采用多比特结构。在多比特结构的子级ADC中，比较器的电容失配将会产生非线性误差，影响了转换器的动态性能，需要对多比特子级ADC的电容失配引起的误差进行校准。
如图1所示，流水线ADC由时钟发生电路，流水线转换结构，延时对准寄存器阵列和数字校准电路构成，其中流水线转换结构是输入采样保持电路(SHA，Sample-HoldAmplifier)和n级转换电路级联构成。每个流水线子级转换电路包括1个子ADC(SADC)和1个余量增益数字模拟转换器(MDAC，Multiplying Digital to Analog Converter)。在进行数模转换时，采样保持电路在采样相对输入信号进行采样，然后在保持相向stage1输出，作为第1级的输入电压Vi，stage1中的SHA电路对Vi进行采样和保持，同时SADC对Vi进行A/D转换，得到k1bit转换结果作为本级转换结果输出到延迟对准寄存器阵列中，并且作为SADC的数字输入以实现对Vi的量化估计，模拟减法电路实现Vi与k1bit估计值作差，得到的差值在放大相通过放大器放大2k1-1倍后作为本级的模拟输出Vo向stage2输出。其余级电路与第1级工作过程相似。
图2为1.5bit级电路的传输特性曲线，1.5bit结构的电路输出3种数字代码，当本级输入小于Vr/4本级输出代码为00。当本级输入在[-Vr/4，Vr/4]之间时，本级输出代码为01。当本级输入大于Vr/4时本级输出代码为10。通过在两个转折点计算出由电容不匹配带来的误差，然后再将该误差补偿，得到线性关系的输出，如图3所示的校准后的输出曲线。
由于多比特子级ADC采用的电容数较多，比较器的比较点众多，采用模拟电路实现方法将会使得电路非常复杂，功耗和面积极大增加。而现有的1.5bit级子ADC的数字校准技术虽然具备了较好的校准效果，但无法满足高精度多比特子级结构流水线的ADC设计的要求。发明一种实现方法简单，实现电路简便，校准效率高的多级、多比特级子电路校准方法显得非常有必要。
发明内容
针对以上问题本发明提供了一种便于数字电路实现的多级多比特子级ADC的数字校准方法及电路。
本发明提供一种3.5bit子级比较器电容失配的校准方法，进行多级校准，用以实现对电容失配引起的误差进行校正，误差计算在片外实现，电路简易方便，校准效果好，随温度、电压等外界环境变化较小。
一种模数转换器中多级多比特子电路的数字校准方法，所述流水线ADC包含多个流水级，每个流水级包含子ADC、子DAC、放大器和减法器，模拟输入信号Vi输入到子ADC中进行量化产生数字输出，同时将该数字输出送入子DAC中进行数模转换，输出模拟量，将模拟输入信号Vi和所述输出模拟量在减法器中进行减法运算，再经过放大器放大后得到输出电压Vo，即为MDAC的输出。子DAC、加法器和放大器共同组成了MADC。
由于电路中的MDAC采用的是差分结构输出，采用的是差分比较器。如图4所示，设qp、qn为比较器电平的差分输出，对于同一个虚地点采用电荷守恒定律：
(a)当qp＝0，qn＝1时，Vreft开关关断，Vrefb开关闭合，比较器输出为0。设x1，x2分别为放大器差分输出对，VL1和VL2为直流时的共模电平。
设虚地点电压为0，对于ina点由电荷守恒得到如下方程:
(0-VL1)·C1.1+(0-VL2)·2Cx1＝(0-Vrefb)·C1.1+(0-x1)·2Cx1 (1)
可推导出：
同样对于inb点，
(0-VL1)·C2.1+(0-VL2)·2Cx2＝(0-Vreft)·C2.1+(0-x2)·2Cx2 (3)
可推导出：
由(2)和(4)得到第一个比较点输出为0时的放大器模拟差分输出，
对于其他比较点推导公式相似。
(b)当qp＝1，qn＝0时，Vreft开关闭合，Vrefb开关关断，比较器输出为1。
根据上述分析可以得到每个比较点的差分输出：
对于其他比较点推导公式相似。
图5为3.5bit级电路的传输转移曲线，从图可以看出有16个比较点。3.5bit级子电路输出的各比较器输出区间的数字编码为0000～1111，对于第1区间：
编码输出为0000，qp[15:0]＝16’h0000，qn[15:0]＝16’hffff，子电路输出为：
对于第2区间：
编码输出为0001，qp[15:0]＝16’h0001，qn[15:0]＝16’hfffe，子电路输出为：
对于第3到第16区间的输出类似
由公式(8)减去公式(7)可得到：
VoutB-VoutA＝Vdiff16.1-Vdiff16.0≈1 (9)
结合上述分析可进一步得出：
在理想情况下，电容C1.16等于Cx1，C2.16等于Cx2，式(9)的左右两边完全相等。实际工作时，由于器件的非理想型C1.16和Cx1，C2.16和Cx2不一致，导致子ADC的输出存在误差。
得到该比较点处的误差值：
error＝(Vdiff16.1-Vdiff16.0)-1 (11)
将该误差值补偿后，用同样的方法计算区比其余较点的误差值。对于1.5比特级电路的电容失配校准，也可采用此技术方案。
根据上述技术方法的分析，得出所述模数转换器中多级多比特子电路的数字校准电路，包括：第1级驱动电路、第2级驱动电路、第3级驱动电路、脉冲产生电路、校准值测量电路、数据合成电路，时钟产生电路，SPI寄存器电路和芯片***控制电路。其中***控制电路包括，SPI控制电路，校准控制电路和校准值计算电路。
其具体的技术方案为：为了解决以上问题本发明提供了一种模数转换器中多级多比特子电路的数字校准方法及电路。
一种模数转换器中多级多比特子电路的数字校准方法，其特征在于：
第一步：首先在***控制电路中初始化校准控制字，在校准使能信号有效的情况下，进入循环，循环次数为子电路的比较点的个数；***控制电路发出强制区间码，使得子MDAC中的比较器处于相应的工作区间；模拟电路接收到此码后，得到当前本级的输出数字码，数字校准电路接收该级的数字码，由数据合成电路完成多级子电路的数字码的数据合成，得到当前ADC的数字输出，由校准值测量电路根据SPI寄存器电路中的参数值来完成当前比较点处量化值的累加运算，并存储到SPI寄存器电路中；***控制电路读取该累加值，进行误差运算并取平均数，得到该比较点出的校准值，并将该校准值写入到SPI寄存器电路中，然后进入下一个比较点的误差值计算；当本级子电路校准完成之后，将误差值补偿到数据合成电路的输出中，进行下一级子电路的校准；
第二步：***控制电路按照第一步所述的流程完成前3级子电路的误差校准流程控制；首先将第4～m级子电路作为理想电路，其m≥4，校准第3级，得到第3级的校准值并补偿，再将3～m级子电路作为理想电路，校准第2级，得到第2级的校准值并补偿，再将2～m级子电路作为理想电路，校准第1级，得到第1级的校准值后补偿，最终完成整个电路的校准。
一种模数转换器中多级多比特子电路的数字校准电路，其特征在于：包括数字校准电路，SPI寄存器电路，***控制电路；数字校准电路，SPI寄存器电路，***控制电路设置在芯片***；
所述数字校准电路的输入端为模拟电路的量化值和SPI寄存器电路的控制值，输出端为未经过校准输出累加值和经过校准后的模数转换器的输出；
所述***控制电路用于控制校准流程，校准参数的SPI寄存器电路读写功能；
所述SPI寄存器电路用于寄存模拟电路和数字校准电路所需的参数，存储模数转换器内部电路的状态信号，用于***控制电路的读取芯片的工作状态和各级校准值的计算。
所述数字校准电路包括时钟产生电路，脉冲产生电路，校准值测量电路，第1级驱动
电路，第2级驱动电路，第3级驱动电路，数据合成电路；
所述时钟产生电路，用于接收SPI寄存器电路的控制信号，产生门控时钟，对脉冲产生电路，校准值测量电路，第1级驱动电路，第2级驱动电路，第3级驱动电路，数据合成电路提供可控制的时钟，对于不处于工作状态的电路，可关闭时钟，使其处于休眠状态，降低功耗。
所述数字校准第1级驱动电路：用于接收SPI寄存器电路的控制信号，按照模拟电路所需的时序产生模拟电路第1级比较器电路输出所需的强制控制信号；
所述数字校准第2级驱动电路：用于接收SPI寄存器电路的控制信号，按照模拟电路所需的时序产生模拟电路第2级比较器电路输出所需的强制控制信号；
所述数字校准第3级驱动电路：用于接收SPI寄存器电路的控制信号，按照模拟电路所需的时序产生模拟电路第3级比较器电路输出所需的强制控制信号；
所述脉冲产生电路：用于接收SPI寄存器电路的控制信号，产生的脉宽可变的数字信号，用于数据合成电路的时序控制和校准值测量电路的累加计算；
所述校准值测量电路：用于接收SPI寄存器电路的控制信号，对数据合成后的数字信号进行求和运算，将结果保存在SPI寄存器电路。
所述数据合成电路：用于将流水线ADC中各子级电路数字输出，经过编码后按照延时对准阵列时序进行数据合成并接收SPI寄存器电路中的校准值，进行校准补偿，产生最终的模数转换器的输出。
所述***控制电路包括SPI配置电路，校准流程控制电路，校准值计算电路；
所述的SPI配置电路，用于配置数字校准电路的工作参数，读取数字校准电路产生的累加值用于误差计算，对ADC内部模拟电路所需的控制信号配置和对模拟电路的工作状态进行读取；
所述校准控制电路用来进行ADC电路内部的校准状态的控制，按照模拟电路所需的时序关系发出相应区间的控制码，以及各个子区间的电路输出的控制，此外，还进行3个校准子级校准流程的控制。
所述校准值计算电路是根据SPI配置电路读取的累加值进行做差运算，求出各个比较点处的误差值的平均值，并将各个比较点处误差值存入到SPI配置电路中，用于对ADC电路内部校准值的补偿。
所述校准控制电路的校准控制流程为：首先在***控制电路中初始化校准控制字，在校准使能信号有效的情况下，进入循环，循环次数为子电路的比较点的个数；***控制电路发出强制区间码，使得子MDAC中的比较器处于相应的工作区间；模拟电路接收到此码后，得到当前本级的输出数字码，数字校准电路接收该级的数字码，由数据合成电路完成多级子电路的数字码的数据合成，得到当前ADC的数字输出，由校准值测量电路根据SPI寄存器电路中的参数值来完成当前比较点处量化值的累加运算，并存储到SPI寄存器电路中；***控制电路读取该累加值，进行误差运算并取平均数，得到该比较点出的校准值，并将该校准值写入到SPI寄存器电路中，然后进入下一个比较点的误差值计算；当本级子电路校准完成之后，将误差值补偿到数据合成电路的输出中，进行下一级子电路的校准；
***控制电路按照第一步所述的流程完成前3级子电路的误差校准流程控制；首先将第4～m级子电路作为理想电路，其m≥4，校准第3级，得到第3级的校准值并补偿，再将3～m级子电路作为理想电路，校准第2级，得到第2级的校准值并补偿，再将2～m级子电路作为理想电路，校准第1级，得到第1级的校准值后补偿，最终完成整个电路的校准。
本发明的主要优点是提出了一种多级多比特子电路的电容失配校准方法，并采用数字电路实现。校准控制流程在模数转换器的片外实现，降低整个模数转换器设计的复杂度，校准方法简便可靠，校准效果好。
1、提供了一种多级多比特子级ADC的电容失配校准方法。
2、提供了一种片外误差计算的校准方法，可减少了设计中数字电路的规模和复杂度。
3、可以将校准电路应用于高速高精度AD转换器设计，提高芯片的动态性能。
4、在本发明成果和经验的基础上研制新一代高速高精度ADC芯片或者SOC芯片，降低芯片的复杂度，并且能够提高产品的性能和可靠性。
附图说明
图1为典型的流水线ADC的***结构示意图
图2为1.5比特级电路的传输特性示意图。
图3为级间存在误差时的输出曲线示意图。
图4为3.5bit级子电路结构示意图。
图5为3.5比特级电路的传输特性示意。
图6为数字校准电路实现示意图。
图7延时对准寄存器阵列示意图。
图8为单级3.5比特子电路校准流程示意图。
图9为3级子流水级校准流程示意图。
具体实施方式
下面以金属触子为叶片式为例，并结构附图，对本发明作进一步详细说明。
本发明提供了一种多级多比特结构的流水线ADC的数字校准方法，校准流程为：首先，设计***控制电路，控制ADC的工作状态，使其对需要进行校准的子流水级电路进行控制，并对存在ADC内部的寄存器内的各子级的带有误差输出进行读取，进行误差计算，将计算得到的误差值，存入到ADC内部寄存器中，通过数据合成模块将各子级计算出的误差补偿到最后的输出中去，完成校准。
图1所示本流水线ADC的结构图，本发明中N为11。其中，k1和k2为3.5比特结构，k3至k11为1.5比特结构。本发明对电容失配引起的误差影响较大的第1级，第2级，第3级进行校准。
图5所示为本发明中第1级子电路和第2级子电路的3.5bit的传输曲线。3.5比特子电路比较器输出17种输出代码，16个正值输出c1～c16分别为0000～1111和1个负值输出c0为1111(为防止溢出增加的1个区间编码)，与之对应的是17个输出区间和16个比较点。由于在每个比较点处均存在比较器的电容失配，对于第1个比较点，校准电路分别求得y0点和y1点的累加值，经过求差运算得出第1个比较点误差值error1，将该误差值补偿后，再求得第2个比较点处误差值error2，同理得到第3至16个比较点处的误差值error3～error16。
如图6所示，本发明提供了一种模数转换器中多级多比特子电路的数字校准电路，其芯片内部包括数字校准电路，SPI寄存器电路；芯片***包括***控制电路。
所述数字校准电路的输入端为模拟电路的量化值和SPI寄存器电路的控制值，输出端为未经过校准输出的累加值和经过校准后的模数转换器的输出；
所述***控制电路用于控制校准流程，校准参数的SPI寄存器电路读写功能；
所述SPI寄存器电路用于寄存模拟电路和数存校准电路所需的参数，存储模数转换器内部电路的状态信号，用于***控制电路的读取芯片的工作状态和各级校准值的计算；
所述数字校准电路包括时钟产生电路，脉冲产生电路，校准值测量电路，第1级驱动电路，第2级驱动电路，第3级驱动电路，数据合成电路；
所述时钟产生电路，用于接收SPI寄存器电路的控制信号，产生门控时钟，对脉冲产生电路，校准值测量电路，第1级驱动电路，第2级驱动电路，第3级驱动电路，数据合成电路提供可控制的时钟，对于不处于工作状态的电路，可关闭时钟，使其处于休眠状态；
所述数字校准第1级驱动电路：用于接收SPI寄存器电路的控制信号，按照模拟电路所需的时序产生模拟电路第1级比较器电路输出所需的强制控制信号；
所述数字校准第2级驱动电路：用于接收SPI寄存器电路的控制信号，按照模拟电路所需时序产生模拟电路第2级比较器电路输出所需的强制控制信号；
所述数字校准第3级驱动电路：用于接收SPI寄存器控制电路的控制信号，按照模拟电路所需时序产生模拟电路第3级比较器电路输出所需的强制控制信号；
所述脉冲产生电路：用于接收SPI寄存器电路的控制信号，产生的脉宽可变的数字信号，用于数据合成电路的时序控制和校准值测量电路的累加计算；
所述校准值测量电路：用于接收SPI寄存器电路的控制信号，对数据合成后的数字信号进行求和运算，将结果保存在SPI寄存器电路。
所述数据合成电路：用于将流水线ADC中各子级电路数字输出通过编码电路后，按照本发明中的延时对准阵列时序进行数据合成，并接收SPI寄存器电路中的校准值，进行校准补偿，产生最终的模数转换器的输出。图7为本发明的流水线ADC的延时对准电路，其中第1级和第2级电路的延时相同，第3级和第4级延迟第1、2级一个时钟周期，第5级和第6级延迟第3、4级一个时钟周期，第7级和第8级延迟第5、6级一个时钟周期，第9级和第10级延迟第7、8级一个时钟周期，第11级延迟第9、10级一个时钟周期。该数据合成电路还将计算得到的3级电路的误差值补偿到该电路中，还根据寄存器控制电路的控制信号进行输出增益调整。
所述***控制电路包括SPI配置电路，校准流程控制电路，校准值计算电路；
所述的SPI配置电路，用于配置数字校准电路的工作参数，读取数字校准电路产生的累加值用于误差计算，对ADC内部模拟电路所需的控制信号配置和对模拟电路的工作状态进行读取；
所述校准流程控制电路，用来进行ADC电路内部的校准状态的控制，用于根据本发明中图8和图9所示的流程，按照模拟电路所需的时序关系发出相应区间的控制码，以及各个子区间的电路输出的控制，此外，还进行3个校准子级校准流程的控制。
所述校准值计算电路是根据SPI配置电路读取的累加值进行做差运算，求出各个比较点处的误差值的平均值，并将各个比较点处误差值存入到SPI配置电路中，用于对ADC电路内部校准值的补偿。
图8为单级3.5比特子电路校准流程，首先在***控制电路中初始化校准控制字，在校准使能信号有效的情况下，进入循环，循环次数为子电路的比较点的个数；***控制电路发出强制区间码，使得子MDAC中的比较器处于相应的工作区间；模拟电路接收到此码后，得到当前本级的输出数字码，数字校准电路接收该级的数字码，由数据合成电路完成多级子电路的数字码的数据合成，得到当前ADC的数字输出，由校准值测量电路根据SPI寄存器电路中的参数值来完成当前比较点处量化值的累加运算，并存储到SPI寄存器电路中；***控制电路读取该累加值，进行误差运算并取平均数，得到该比较点出的校准值，并将该校准值写入到SPI寄存器电路中，然后进入下一个比较点的误差值计算；当本级子电路校准完成之后，将误差值补偿到数据合成电路的输出中，进行下一级子电路的校准；
图9为前3级子电路的校准流程控制，***控制电路按照第一步所述的流程完成前3级子电路的误差校准流程控制；首先将第4～m级子电路作为理想电路，其m≥4，校准第3级，得到第3级的校准值并补偿，再将3～m级子电路作为理想电路，校准第2级，得到第2级的校准值并补偿，再将2～m级子电路作为理想电路，校准第1级，得到第1级的校准值后补偿，最终完成整个电路的校准。
以上所述仅为本发明的优选实施例而已，并不限制于本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的权利要求范围之内。

Claims (5)

1.一种模数转换器中多级多比特子电路的数字校准方法，其特征在于：
第一步：首先在***控制电路中初始化校准控制字，在校准使能信号有效的情况下，进入循环，循环次数为子电路的比较点的个数；***控制电路发出强制区间码，使得子MDAC中的比较器处于相应的工作区间；模拟电路接收到此码后，得到当前本级的输出数字码，数字校准电路接收该级的数字码，由数据合成电路完成多级子电路的数字码的数据合成，得到当前ADC的数字输出，由校准值测量电路根据SPI寄存器电路中的参数值来完成当前比较点处量化值的累加运算，并存储到SPI寄存器电路中；***控制电路读取累加值，进行误差运算并取平均数，得到该比较点的校准值，并将该校准值写入到SPI寄存器电路中，然后进入下一个比较点的误差值计算；当本级子电路校准完成之后，将误差值补偿到数据合成电路的输出中，进行下一级子电路的校准；
第二步：***控制电路按照第一步完成前3级子电路的误差校准流程控制；首先将第4~m级子电路作为理想电路,其m≥4, 校准第3级，得到第3级的校准值并补偿，再将3~m级子电路作为理想电路，校准第2级，得到第2级的校准值并补偿，再将2~m级子电路作为理想电路，校准第1级，得到第1级的校准值后补偿，最终完成整个电路的校准。
2.一种模数转换器中多级多比特子电路的数字校准电路，其特征在于：包括数字校准电路，SPI寄存器电路，***控制电路；数字校准电路，SPI寄存器电路设置在芯片内，***控制电路设置在芯片***；
所述数字校准电路的输入端为模拟电路的量化值和SPI寄存器电路的控制值，输出端为未经过校准，输出的累加值和经过校准后的模数转换器的输出；
所述***控制电路用于控制校准流程，校准参数的SPI寄存器电路读写功能；
所述SPI寄存器电路用于寄存模拟电路和数字校准电路所需的参数，存储模数转换器内部电路的状态信号，用于***控制电路的读取芯片的工作状态和各级校准值的计算。
3.根据权利要求2所述的模数转换器中多级多比特子电路的数字校准电路，其特征在于：所述数字校准电路包括时钟产生电路，脉冲产生电路，校准值测量电路，第1级驱动电路，第2级驱动电路，第3级驱动电路，数据合成电路；
所述时钟产生电路，用于接收SPI寄存器电路的控制信号，产生门控时钟，对脉冲产生电路，校准值测量电路，第1级驱动电路，第2级驱动电路，第3级驱动电路，数据合成电路提供可控制的时钟，对于不处于工作状态的电路，可关闭时钟，使其处于休眠状态；
所述数字校准第1级驱动电路：用于接收SPI寄存器电路的控制信号，按照模拟电路所需的时序产生模拟电路第1级比较器电路输出所需的强制控制信号；
所述数字校准第2级驱动电路：用于接收SPI寄存器电路的控制信号，按照模拟电路所需的时序产生模拟电路第2级比较器电路输出所需的强制控制信号；
所述数字校准第3级驱动电路：用于接收SPI寄存器电路的控制信号，按照模拟电路所需的时序产生模拟电路第3级比较器电路输出所需的强制控制信号；
所述脉冲产生电路：用于接收SPI寄存器控制电路的控制信号，产生的脉宽可变的数字信号，用于数据合成电路的时序控制和校准值测量电路的累加计算；
所述校准值测量电路：用于接收寄存器控制电路的控制信号，对数据合成后的数字信号进行求和运算，将结果保存在SPI寄存器电路；
所述数据合成电路：用于将流水线ADC中各子级电路数字输出，经过编码后，按照延时对准阵列时序进行数据合成，并接收SPI寄存器电路中的校准值，进行校准补偿，产生最终的模数转换器的输出。
4.根据权利要求2所述的模数转换器中多级多比特子电路的数字校准电路，其特征在于：所述***控制电路包括SPI配置电路，校准流程控制电路，校准值计算电路；
所述的SPI配置电路，用于配置数字校准电路的工作参数，读取数字校准电路产生的累加值用于误差计算，对ADC内部模拟电路所需的控制信号配置和对模拟电路的工作状态进行读取；
所述校准控制电路用来进行ADC电路内部的校准状态的控制，按照模拟电路所需的时序关系发出相应区间的控制码，以及各个子区间的电路输出的控制，此外，还进行3个校准子级校准流程的控制；
所述校准值计算电路是根据SPI配置电路读取的累加值进行做差运算，求出各个比较点处的误差值的平均值，并将各个比较点处误差值存入到SPI配置电路中，用于对ADC电路内部校准值的补偿。
5.根据权利要求3所述模数转换器中多级多比特子电路的数字校准电路，其特征在于：所述校准控制电路的校准控制流程为：首先在***控制电路中初始化校准控制字，在校准使能信号有效的情况下，进入循环，循环次数为子电路的比较点的个数；***控制电路发出强制区间码，使得子MDAC中的比较器处于相应的工作区间；模拟电路接收到此码后，得到当前本级的输出数字码，数字校准电路接收该级的数字码，由数据合成电路完成多级子电路的数字码的数据合成，得到当前ADC的数字输出，由校准值测量电路根据SPI寄存器电路中的参数值来完成当前比较点处量化值的累加运算，并存储到SPI寄存器电路中；***控制电路读取累加值，进行误差运算并取平均数，得到该比较点的校准值，并将该校准值写入到SPI寄存器电路中，然后进入下一个比较点的误差值计算；当本级子电路校准完成之后，将误差值补偿到数据合成电路的输出中，进行下一级子电路的校准；
***控制电路按照第一步所述的流程完成前3级子电路的误差校准流程控制；首先将第4~m级子电路作为理想电路,其m≥4, 校准第3级，得到第3级的校准值并补偿，再将3~m级子电路作为理想电路，校准第2级，得到第2级的校准值并补偿，再将2~m级子电路作为理想电路，校准第1级，得到第1级的校准值后补偿，最终完成整个电路的校准。
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