CN104701177A - 晶体管的形成方法 - Google Patents

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Abstract

一种晶体管的形成方法，包括：提供衬底，所述衬底表面具有栅极结构；在所述栅极结构两侧的衬底内形成第一掺杂区；在所述栅极结构两侧的衬底内形成应力层，所述应力层的厚度小于第一掺杂区的深度，所述第一掺杂区的底部包围所述应力层的底部，所述应力层内具有第二掺杂区，所述第二掺杂区和第一掺杂区构成源区和漏区。所形成的晶体管性能提高。

Description

晶体管的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种晶体管的形成方法。
背景技术
晶体管作为最基本的半导体器件目前正被广泛应用，随着半导体器件的元件密度和集成度的提高，晶体管的栅极尺寸变得比以往更短；然而，晶体管的栅极尺寸变短会使晶体管产生短沟道效应，进而产生漏电流，最终影响半导体器件的电学性能。目前，现有技术主要通过提高晶体管沟道区的应力，以提高载流子迁移率，进而提高晶体管的驱动电流，减少晶体管中的漏电流。
现有技术提高晶体管沟道区的应力的方法为，在晶体管的源/漏区形成应力层，其中，PMOS晶体管的应力层的材料为硅锗（SiGe），硅和硅锗之间因晶格失配形成的压应力，从而提高PMOS晶体管的性能；NMOS晶体管的应力层的材料为碳化硅（SiC），硅和碳化硅之间因晶格失配形成的拉应力，从而提高NMOS晶体管的性能。
现有技术具有应力层的晶体管形成过程的剖面结构示意图，如图1至图3所示，包括：
请参考图1，提供半导体衬底10，所述半导体衬底10表面具有栅极结构11，所述半导体衬底10内具有阱区。
请参考图2，在所述栅极结构11两侧的半导体衬底10内形成开口12，所述开口12的侧壁与半导体衬底10的表面构成“Σ”（西格玛，Sigma）形，且所述“Σ”形的顶角向栅极结构11底部延伸。
请参考图3，采用选择性外延沉积工艺在所述开口12内形成应力层13，所述应力层13的材料为硅锗或碳化硅。
根据所形成晶体管导电类型的不同，应力层13内掺杂P型或N型离子，在栅极结构两侧的半导体衬底10内形成源区和漏区，以构成PMOS晶体管或NMOS晶体管，而阱区内的掺杂离子与应力层13内的掺杂离子类型相反。
然而，现有技术所形成的具有应力层的晶体管依旧容易产生漏电流，或者发生短沟道效应，所形成的晶体管性能不良。
发明内容
本发明解决的问题是提供一种晶体管的形成方法，所形成的晶体管性能提高。
为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供衬底，所述衬底表面具有栅极结构；在所述栅极结构两侧的衬底内形成第一掺杂区；在所述栅极结构两侧的衬底内形成应力层，所述应力层的厚度小于第一掺杂区的深度，所述第一掺杂区的底部包围所述应力层的底部，所述应力层内具有第二掺杂区，所述第二掺杂区和第一掺杂区构成源区和漏区。
可选的，在形成应力层之前，形成所述第一掺杂区。
可选的，所述应力层的形成方法包括：在所述栅极结构两侧的衬底内形成第一开口，所述第一开口的侧壁向栅极结构底部的衬底内延伸，所述第一开口的侧壁与衬底表面呈“Σ”形；采用选择性外延沉积工艺在所述第一开口内形成应力层。
可选的，在形成第一开口之后，在所述第一开口底部的衬底内形成第一掺杂区。
可选的，所述应力层的形成工艺包括：在第一开口侧壁和底部表面形成第一子应力层；在第一子应力层表面形成填充满第一开口的第二子应力层，所述第一子应力层和第二子应力层构成所述应力层。
可选的，在形成第一子应力层之后，形成第二子应力层之前，在第一开口底部的第一子应力层和衬底内形成第一掺杂区。
可选的，所述第一开口的深度小于所述第一掺杂区的深度。
可选的，在形成应力层时，通过原位掺杂工艺在应力层内形成第二掺杂区，所掺杂的离子导电类型与第一掺杂区内的离子一致。
可选的，所述原位掺杂工艺在应力层内掺杂离子的离子还包括氮离子、碳离子中的一种或两种，掺杂浓度为1E18～3E19。
可选的，形成第一掺杂区的工艺为第一次离子注入工艺，所述第一次离子注入工艺包括一步或多步离子注入步骤。
可选的，所形成的晶体管为PMOS晶体管，所述第一次离子注入工艺注入的离子为硼离子或氟化硼，注入能量为0.5KeV～2KeV，注入浓度为1E13～2E14，注入角度为0度～40度。
可选的，所形成的晶体管为NMOS晶体管，所述第一次离子注入工艺注入的离子为磷离子或砷离子，注入能量为0.5KeV～3KeV，注入浓度为1E13～1E14，注入角度为0度～40度。
可选的，形成第二掺杂区的工艺为第二次离子注入工艺，所述第二次离子注入工艺包括一步或多步离子注入步骤。
可选的，所述栅极结构包括：位于衬底表面的栅介质层；位于栅介质层表面的栅电极层；位于栅电极层和栅介质层两侧的衬底表面的第一侧墙；位于栅电极层和第一侧墙两侧的衬底表面的第二侧墙。
可选的，在形成第一侧墙之后，形成第二侧墙之前，在所述栅电极层和第一侧墙两侧的衬底内形成轻掺杂区，所述轻掺杂区的深度小于应力层的厚度和第一掺杂区的深度。
可选的，在形成应力层和第二掺杂区之后，在所述应力层的表面形成第三掺杂区。
可选的，在形成第二掺杂区之后，在所述衬底表面形成介质层，所述介质层的表面与栅极结构的表面齐平；在形成介质层之后，去除所述栅电极层和栅介质层，在介质层内形成第二开口；在所述第二开口的侧壁和底部表面形成高K栅介质层，在所述高K栅介质层表面形成填充满第二开口的金属栅极。
可选的，在高K栅介质层和金属栅之间形成功函数层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的晶体管形成方法中，在所述栅极结构两侧的衬底内形成第一掺杂区和应力层，而且，所述应力层的厚度小于第一掺杂区的深度，所述第一掺杂区的底部包围所述应力层的底部。由于所述第一掺杂区包围应力层，能够使所述第一掺杂区与衬底之间所形成的耗尽层的范围扩大，所述耗尽层能够降低应力层底部与衬底之间是电场强度，从而抑制应力层底部与衬底之间的漏电流。其次，在形成应力层和第一掺杂区之后，在所述应力层内形成第二掺杂区，则所述第二掺杂区的掺杂深度、掺杂浓度等参数都能够通过掺杂工艺精确控制，从而能够通过掺杂工艺抑制所形成的第二掺杂区的扩散，以此避免产生短沟道效应。因此，本实施例所形成的第一掺杂区和第二掺杂区作为源区和漏区时，即能够抑制漏电流，又能够避免产短沟道效应，所形成的晶体管性能提高。
进一步，在形成应力层之前，形成所述第一掺杂区。所述第一掺杂区的深度和应力层的后均能够控制，在形成应力层时，能够使应力层的底部高于第一掺杂区底部边界，以保证所形成的应力层底部完全被第一掺杂区包围。而且，在形成应力层时，会去除第一掺杂区靠近衬底表面的部分以形成所述应力层，并在形成应力层后，在应力层内形成第二掺杂区，以第二掺杂区和剩余的第一掺杂区作为源区和漏区，所述第二掺杂区内的掺杂浓度能够精确控制，从而避免发生短沟道效应。
进一步，在形成第一开口之后，在所述第一开口底部的衬底内形成第一掺杂区。所形成的第一掺杂区的深度更易控制，更易使所形成的第一掺杂区包围第一开口的底部。而且，仅需对第一开口的此不仅需掺杂，能够减少所掺杂的离子量，并且减少注入能量，能够节省成本。
进一步，在形成第一子应力层之后，形成第二子应力层之前，在第一开口底部的第一子应力层和衬底内形成第一掺杂区。由于第一开口底部的第一子应力层和衬底均被掺杂，经过掺杂的第一子应力层能够作为轻掺杂区与后续形成的第二掺杂区之间的过渡，有利于使后续形成的第二子应力层内的掺杂浓度更精确，避免第二子应力层内的离子向第一子应力层内扩散。
附图说明
图1至图3是现有技术具有应力层的晶体管形成过程的剖面结构示意图；
图4至图8是本发明实施例的晶体管的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，现有技术所形成的具有应力层的晶体管依旧容易产生漏电流，或者发生短沟道效应，所形成的晶体管性能不良。
经过研究发现，请继续参考图3，由于半导体衬底10内的阱区、与源区或漏区内的掺杂离子类型相反，因此所述阱区与源区或漏区之间构成PN结。而当所述PN结内产生反相击穿电流时，会致使源区或漏区、与半导体衬底之间产生漏电流。
对于如图3所示的具有应力层13的晶体管来说，应力层13与半导体衬底10之间的边界处具有较强的电场强度，能够促进源区和漏区、与衬底10之间的电迁移率。对于靠近应力层13顶部的区域，较高的电场强度能够提高源区和漏区之间的沟道区的电迁移率。然而，对于靠近应力层13底部的区域，较高的电场强度会增加源区或漏区、与阱区之间的电迁移，导致靠近应力层13底部的区域漏电流增加。
具体地，所述应力层13的侧壁相对于半导体衬底10表面呈“Σ”形，所形成的应力层13的底部尺寸较小，在所述应力层13内形成源区或漏区时，位于应力层13底部的掺杂离子数量较少，导致位于应力层13底部的部分源区或漏区、与半导体衬底10内的阱区之间所形成的耗尽层较少，所述较少的耗尽层能够降低的电场强度有限，导致靠近应力层13底部的区域漏电流较大。
由于PN结的反相击穿电压由P区或N区的离子掺杂浓度差决定，一种抑制漏电流的方法为，在半导体衬底10内掺杂非P型或N型的杂质离子，以提高源区或漏区、与阱区之间的掺杂浓度差。然而，掺半导体衬底10内掺杂杂质离子，会导致源区和漏区之间的沟道区电阻变大，使所形成的晶体管性能降低。
为了避免上述问题，另一种抑制漏电流的方法为增加源区或漏区的深度，使所述源区或漏区能够包围所述应力层13的底部，以增加包围应力层13底部的耗尽区范围，使所述耗尽区足以降低应力层13底部与半导体衬底10之间电场强度，以防止在靠近所述应力层13底部的区域产生漏电流。对于如图3所示的晶体管来说，为了形成所述包围应力层13底部的源区或漏区，需要在形成应力层13之后，使所采用的离子注入工艺掺杂深度加深、掺杂浓度提高、掺杂次数增加。然而，一旦提高掺杂深度、掺杂浓度和掺杂次数，即使能够形成包围应力层13的源区或漏区，却同时会使源区或漏区的掺杂浓度提高，进而提高了所述源区或漏区的横向扩散能力，导致源区和漏区之间的沟道长度变短，进而产生短沟道效应，依旧会导致所形成的晶体管的性能下降。而且，即使提高掺杂深度、掺杂浓度和掺杂次数，所形成的源区或漏区的剖面图形不稳定，也不足以包围所述应力层13的底部区域，对于抑制靠近应力层13底部区域的漏电流能力有限。
为了解决上述问题，经过进一步研究，本发明提出一种晶体管的形成方法。其中，在所述栅极结构两侧的衬底内形成第一掺杂区和应力层，而且，所述应力层的厚度小于第一掺杂区的深度，所述第一掺杂区的底部包围所述应力层的底部。由于所述第一掺杂区包围应力层，能够使所述第一掺杂区与衬底之间所形成的耗尽层的范围扩大，所述耗尽层能够降低应力层底部与衬底之间是电场强度，从而抑制应力层底部与衬底之间的漏电流。其次，在形成应力层和第一掺杂区之后，在所述应力层内形成第二掺杂区，则所述第二掺杂区的掺杂深度、掺杂浓度等参数都能够通过掺杂工艺精确控制，从而能够通过掺杂工艺抑制所形成的第二掺杂区的扩散，以此避免产生短沟道效应。因此，本实施例所形成的第一掺杂区和第二掺杂区作为源区和漏区时，即能够抑制漏电流，又能够避免产短沟道效应，所形成的晶体管性能提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图8是本发明实施例的晶体管的形成过程的剖面结构示意图。
请参考图4，提供衬底200，所述衬底200表面的栅介质层210，所述栅介质层210表面的栅电极层211，所述栅电极层211和栅介质层210两侧的衬底200表面具有第一侧墙212；在所述栅电极层211和第一侧墙212两侧的衬底200内形成轻掺杂区201。
所述衬底200为后续工艺提供工作平台。所述衬底200为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底。本实施例中，所述衬底200为硅衬底，当所形成的晶体管为PMOS晶体管时，后续形成的应力层材料为硅锗，当所形成的晶体管为NMOS晶体管时，后续形成的应力层材料为碳化硅。在其他实施例中，所述衬底200的材料还能够为硅锗，则当所形成的晶体管为PMOS晶体管时，后续形成的应力层材料为锗，当所形成的晶体管为NMOS晶体管时，后续形成的应力层材料为硅。
后续形成的应力层与所述衬底200材料之间需要存在晶格失配，以向栅电极层211底部的衬底200内提供应力。所述衬底200内经过离子注入工艺形成阱区，所述阱区内的掺杂离子类型与后续形成的源区或漏区相反，即源区或漏区、与阱区之间构成PN结。当所述PN结的反向击穿电压过低时，所述PN结之间容易产生反向击穿电流，从而使源区或漏区、与阱区之间产生漏电流。而本实施例中，通过后续形成的第一掺杂区，抑制应力层底部的漏电流。
所述衬底200表面形成有栅极结构，且形成有栅极结构的衬底200与衬底200的其他区域之间通过浅沟槽隔离结构（未标记）进行隔离。在本实施例中，为了使后续形成的应力层向栅电极层211底部的衬底200提供更大的应力层，所形成的应力层的侧壁向栅电极层211底部的衬底内延伸，应力层的侧壁相对于衬底200表面呈“Σ”形，所述衬底200表面的晶向为<100>或<110>，以便通过各向异性的湿法刻蚀工艺形成侧壁为“Σ”形的第一开口，所述第一开口用于形成应力层。
所述栅介质层210的材料为氧化硅，所述栅电极层211的材料为多晶硅，所述第一侧墙212的材料为氧化硅、氮化硅或氮氧化硅；其中，所述第一侧墙212用于保护所述栅电极层211和栅介质层210的侧壁。所述栅电极层211和栅介质层210的形成工艺包括：采用沉积工艺在衬底200表面形成栅介质膜、以及位于栅介质膜表面的栅电极膜；采用光刻和刻蚀工艺去除部分栅电极膜和栅介质膜，在衬底200表面形成栅电极层211和栅介质层210。所述第一侧墙的212的形成工艺为：在栅电极层211和栅介质层210表面沉积第一侧墙膜；采用回刻蚀工艺刻蚀所述第一侧墙膜，直至暴露出栅电极层211表面为止，形成第一侧墙。
在一实施例中，所述栅介质层210和栅电极层211后续用于形成晶体管。在另一实施例中，后续所形成的晶体管为高K金属栅（HKMG，High K MetalGate），则在后续形成第二掺杂区之后，需要进行后栅工艺（Gate Last）工艺，即去除所述栅电极层211和栅介质层210，并以高K栅介质层和金属栅替代。
本实施例中，在后续形成第一掺杂区之前，在所述栅电极层211和第一侧墙212两侧的衬底200内形成轻掺杂区201，而所述第一侧墙用于定义所述轻掺杂区201的位置、以及轻掺杂区与栅电极层211之间的距离。
所述轻掺杂区201用于抑制源区或漏区内的掺杂离子向栅电极层211底部的衬底200内扩散，以此抑制短沟道效应。所述轻掺杂强201内的掺杂离子类型与后续形成的源区或漏区相同，且所述轻掺杂区201内的掺杂离子浓度低于后续形成的源区或漏区，以此减少源区或漏区内的掺杂离子扩散。而且，所述轻掺杂区201的深度小于后续形成的应力层的厚度和第一掺杂区的深度。
所述轻掺杂区201的形成工艺离子注入工艺。在本实施例中，所形成的晶体管为PMOS晶体管，则所述轻掺杂区201内的掺杂离子为P型离子，包括硼离子或铟离子。
请参考图5，在栅电极层211和第一侧墙212两侧的衬底200表面形成第二侧墙213，所述栅介质层210、栅电极层211、第一侧墙212和第二侧墙213构成栅极结构202；在所述栅极结构202两侧的衬底200内形成第一掺杂区203。
所述第二侧墙213的材料为氧化硅、氮化硅或氮氧化硅，且所述第二侧墙213的材料与第一侧墙212的材料不同，所述第二侧墙213定义了所述第一掺杂区203的位置、以及第一掺杂区203与栅电极层211之间的距离。所述第二侧墙213的形成工艺与第一侧墙相同，在此不做赘述。
本实施例中，在形成应力层之前，形成所述第一掺杂区203。所述第一掺杂区203包围后续形成的应力层底部，而包围所述应力层底部的第一掺杂区203能够与阱区形成耗尽区，且所形成的耗尽区的厚度较大，还能够包围所述应力层的底部。所述耗尽区能够降低应力层底部与衬底200之间的电场强度，从而减少在所述应力层底部所产生的漏电流。
形成所述第一掺杂区203的工艺为第一次离子注入工艺，所述第一次离子注入工艺包括一步或多步离子注入步骤。由于在形成应力层之前形成所述第一掺杂区203，使所述第一掺杂区203的掺杂深度、掺杂浓度以及所形成的第一掺杂区203的形貌均能够通过所述第一次离子注入工艺控制，使所形成的第一掺杂区203的掺杂浓度和形貌精确易控；而且，所述第一掺杂区203的形貌和掺杂浓度不会受到后续形成于应力层内的第二掺杂区的影响，即第一掺杂区203内的离子不易发生扩散，使后续由第一掺杂区203和第二掺杂区构成的源区或漏区的短沟道效应得到抑制。
在本实施例中，所形成的晶体管为PMOS晶体管，且所述第一次离子注入工艺为一步离子注入。所述第一次离子注入工艺注入的离子为硼离子或氟化硼气体的离子，注入能量为0.5KeV～2KeV，注入浓度为1E13～2E14，注入角度为0度～40度。其中，所述第一次离子注入的方向相对于衬底200表面倾斜，使所形成的第一掺杂区203能够向栅极结构202底部的衬底200内延伸，以保证后续所形成的应力层能够被所述第一掺杂区203完全包围。
在另一实施例中，所形成的晶体管为NMOS晶体管，所述第一次离子注入工艺为一步离子注入。所述第一次离子注入工艺注入的离子为磷离子或砷离子，注入能量为0.5KeV～3KeV，注入浓度为1E13～1E14，注入角度为0度～40度。
在其他实施例中，所述第一次离子注入工艺还能够为多步离子注入工艺，使所形成的第一掺杂区底部到顶部的掺杂浓度不一致，以满足更多的工艺需求。
请参考图6，在所述栅极结构202两侧的衬底200内形成第一开口204，所述第一开口204的侧壁向栅极结构202底部的衬底200内延伸，所述第一开口204的侧壁与衬底200表面呈“Σ”形。
所述第一开口204用于形成应力层，在本实施例中，所述第一开口204的侧壁与衬底200表面构成“Σ”（Sigma，西格玛）形，且所述第一开口204侧壁的顶角向栅极结构202底部的衬底200内延伸，后后续形成于第一开口204内的应力层到栅极结构202的距离较小，从而使栅极结构202底部的沟道区能够获得更大的应力，有利于提高载流子迁移率提高，使所形成的晶体管的性能提高。
所述第一开口204的形成工艺包括：采用各向异性干法刻蚀工艺在栅极结构202两侧的衬底200内形成开口（未示出），所述开口的侧壁与衬底200表面垂直；采用各向异性的湿法刻蚀工艺刻蚀所述开口的侧壁和底部，使开口的侧壁形成顶角，且所述顶角向栅极结构202底部的衬底200内延伸，形成第一开口204。
其中，所述各向异性的干法刻蚀工艺为：刻蚀气体包括氯气、溴化氢或氯气和溴化氢的混合气体，溴化氢的流量为200标准毫升每分钟～800标准毫升每分钟，氯气的流量为20标准毫升每分钟～100标准毫升每分钟，惰性气体的流量为50标准毫升每分钟～1000标准毫升每分钟，刻蚀腔室的压力为2毫托～200毫托，刻蚀时间为15秒～60秒。
所述各向异性的湿法刻蚀工艺为：刻蚀液包括碱性溶液，所述碱性溶液为氢氧化钾（KOH）、氢氧化钠（NaOH）、氢氧化锂（LiOH）、氨水（NH4OH）或四甲基氢氧化铵（TMAH）中的一种或多种组合。
在本实施例中，所述衬底200的表面晶向为<100>或<110>，而所述各向异性的湿法刻蚀速率在垂直以及平行于衬底200表面的方向上较快，而在晶向<111>的方向上，刻蚀速率最慢，因此，能够使所形成的第一开口204侧壁与衬底200表面呈“Σ”形。
需要说明的是，由于在形成第一掺杂区203之后形成所述第一开口204，且所述第一掺杂区203的掺杂深度能够控制，则所述第一开口204的深度能够根据已形成的第一掺杂区203的掺杂深度决定，使所述第一开口204的深度小于所述第一掺杂区203的深度，使后续形成于第一开口204内的应力层底部被第一掺杂区203包围。
而且，由于在形成所述第一开口204时，去除了第一掺杂区203靠近衬底200表面的部分区域，则后续在应力层内形成第二掺杂区时，所述第二掺杂区内的掺杂离子浓度不会受到第一掺杂区203的影响，则后续形成的第二掺杂区的掺杂深度和掺杂浓度也能够精确控制，以抑制短沟道效应。
在另一实施例中，在形成第一开口之后，在所述第一开口底部的衬底内形成第一掺杂区。所述第一掺杂区的掺杂深度、掺杂浓度和形貌能够通过第一次离子注入工艺精确控制。而且能够使第一掺杂区包围第一开口底部，即包围后续形成的应力层的底部。而在第一开口底部的衬底内进行掺杂，能够减少掺杂离子的数量，而且减少掺杂离子的能力，能够节省成本。
请参考图7，采用选择性外延沉积工艺在所述第一开口204（如图8所示）内形成应力层205，所述应力层205的厚度205小于第一掺杂区203的深度，所述第一掺杂区203的底部包围所述应力层205的底部，所述应力层205内具有第二掺杂区（未标示），所述第二掺杂区和第一掺杂区203构成源区和漏区。
所述应力层205用于向栅极结构202底部的沟道区提供应力，以提高沟道区的载流子迁移率。本实施例中，由于衬底200为硅衬底，且所形成的晶体管为PMOS晶体管，因此所述应力层205的材料为硅锗，且形成应力层205的工艺为选择性外延沉积工艺，使所述硅锗与硅之间发生晶格失配，从而能够向沟道区施加压应力。在其他实施例中，当所形成的晶体管为NMOS晶体管时，所述应力层205的材料还能够为碳化硅。
本实施例中，形成所述应力层205工艺包括：在第一开口204侧壁和底部表面形成第一子应力层（未示出）；在第一子应力层表面形成填充满第一开口204的第二子应力层（未示出），所述第一子应力层和第二子应力层构成所述应力层205。
其中，所述第二子应力层的硅锗材料中，锗的含量较高，以向沟道区提供更大的应力。而所述第一子应力层的硅锗材料中，锗的含量较低，使所述第一子应力层能够作为第二子应力层和衬底200之间的过渡，使应力层205与衬底200直接的接触界面质量更好。
需要说明的是，在其他实施例中，在形成第一子应力层之后，形成第二子应力层之前，采用第一次离子注入工艺在第一开口底部的第一子应力层和衬底内进行掺杂，以形成第一掺杂区，使第一开口底部的衬底和第一子应力层内均具有掺杂离子。当所述第一子应力层内具有掺杂离子时，所述第一子应力层能够作为第一掺杂区和第二掺杂区之间的过渡，使第一掺杂区和第二掺杂区所构成的源区或漏区性能更稳定。而且，当第一子应力层内具有掺杂离子时，能够使后续形成的第二子应力层的选择性外延沉积工艺控制更精确，所形成的第二子应力层内的掺杂离子浓度和掺杂离子分布能够得到更精确的调控。
本实施例中，所述应力层205的材料为硅锗，形成工艺为选择性外延沉积工艺，包括：温度为500摄氏度～800摄氏度，气压为1托～100托，沉积气体包括硅源气体（SiH4或SiH2Cl2）、以及锗源气体（GeH4）或碳源气体（CH4、CH3Cl或CH2Cl2），所述硅源气体、锗源气体或碳源气体的流量为1标准毫升/分钟～1000标准毫升/分钟；所述选择性外延沉积工艺的气体还包括HCl和H2，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H2的流量为0.1标准升/分钟～50标准升/分钟。
在本实施例中，在采用所述选择性外延沉积工艺形成应力层205时，还能够以原位掺杂工艺在应力层205内形成第二掺杂区，所掺杂的离子导电类型与第一掺杂区203内的离子一致，本实施例中为P型离子，则第二掺杂区和第一掺杂区203作为所形成的晶体管的源区或漏区。
采用原位掺杂工艺形成的第二掺杂区内，掺杂离子的分布、以及掺杂离子的浓度都能够通过工艺进行精确控制，从而能够避免所述第二掺杂区发生扩散，抑制短沟道效应发生。本实施例中，所述第二掺杂区内的掺杂离子浓度大于第一掺杂区203内的掺杂离子浓度，所述第二掺杂区靠近衬底200的表面，且第二掺杂区的掺杂离子较高的浓度、以及应力层205向沟道区提供的应力，能够使沟道区具有较高的载流子迁移率，从而减少漏电流。
而且，本实施例中，在形成应力层205和第一掺杂区203之前，在栅电极层211和第一侧墙212两侧的衬底200内形成轻掺杂区201，所述轻掺杂区能够抑制所述第二掺杂区内的掺杂离子向沟道区的方向扩散，使短沟道效应得到抑制。
此外，所述原位掺杂工艺在应力层205内掺杂离子的离子还包括氮离子、碳离子中的一种或两种，掺杂浓度为1E18～3E19。所掺杂的氮离子或碳离子用于调控第二掺杂区内的P型或N型掺杂离子浓度，以根据具体的工艺防止短沟道效应。
在另一实施例中，形成第二掺杂区的工艺为第二次离子注入工艺，所述第二次离子注入工艺包括一步或多步离子注入步骤，所注入的掺杂离子包括P型或N型离子。所述第二掺杂区内的掺杂离子分布、掺杂离子深度或掺杂离子浓度能够通过所述第二次离子注入工艺进行精确调节，因此所述第二掺杂区内掺杂离子的扩散能够得到抑制，则短沟道效应降低。
需要说明的是，在所述第二次离子注入工艺之前，还能够在应力层205和衬底200表面形成衬垫氧化层，所述衬垫氧化层的形成工艺为热氧化工艺，所述衬垫氧化层能够在所述第二次离子注入工艺中，保护应力层205表面免受损伤。
本实施例中，在形成所述应力层205之前，形成第一掺杂区203，所述第一掺杂区203的掺杂深度、掺杂离子浓度和掺杂离子分布能够通过第一次离子注入工艺精确控制；而且，能够使第一掺杂区203的顶部图形尺寸与底部图形尺寸一致。在形成所述应力层205时，能够通过工艺控制，使应力层205的厚度小于第一掺杂区203的深度，使所述应力层205的底部由第一掺杂区203包围。
尤其是本实施例中，所述应力层205的侧壁具有顶角，所述顶角向栅极结构202底部的衬底200内延伸，则所述第一掺杂区203能够包围低于所述顶角的部分应力层205，所述包围应力层205底部的第一掺杂区203能够与衬底200内的阱区形成耗尽层，所述耗尽层能够抑制源区或漏区、与衬底200之间的漏电流。
而且，所述应力层205低于顶角的侧壁相对于应力层205底部倾斜，所述应力层205底部的尺寸小于应力层205顶角处平行于衬底200表面方向的尺寸，而包围所述应力层205低于顶角部分侧壁的第一掺杂区203向外突出，即包围应力层205底部的第一掺杂区203尺寸较大，则所述第一掺杂区203与阱区之间能够形成较大范围的耗尽层，所述耗尽层能够明显降低应力层205和第二掺杂区到衬底200之间的电场强度，从而减少漏电流。
同时，由于在形成所述应力层205时，去除了部分第一掺杂区203以形成第一开口，并在第一开口内形成所述应力层205，并在所述应力层205内形成第二掺杂区，则所述第二掺杂区内的掺杂离子浓度、掺杂离子分布或掺杂深度均由能够通过掺杂工艺精确控制，且不会受到第一掺杂区203的影响，有利于抑制第一掺杂区203和第二掺杂区内的掺杂离子扩散，尤其是平行于衬底200表面方向的扩散，从而抑制短沟道效应，还能够减小栅电极层与源区或漏区之间的重叠电容。
请参考图8，在形成应力层205和第二掺杂区之后，在所述应力层205的表面形成第三掺杂区206。
所述第三掺杂区206的形成工艺为离子注入工艺，所述第三掺杂区206内的掺杂离子类型与第一掺杂区203或第二掺杂区相同，本实施例中为P型离子。而且，第三掺杂区206的掺杂离子浓度大于第二掺杂区的掺杂离子浓度，所述第三掺杂区206作为后续形成的电互联结构、与所述源区或漏区之间的连接区域，由于所述第三掺杂区206的掺杂离子浓度较高，能够降低电互联结构与源区或漏区之间的接触电阻。
在形成所述第三掺杂区206之前，在应力层205和衬底200表面形成衬垫氧化层，所述衬垫氧化层的形成工艺为热氧化工艺，所述衬垫氧化层能够在第三掺杂区206的过程中，保护应力层205表面免受损伤。
此外，在形成第三掺杂区206之后，进行热退火工艺，以激活所述第一掺杂区203、第二掺杂区和第三掺杂区206。在所述热退火工艺之后，还能够采用自对准硅化工艺在应力层205表面形成导电层，所述导电层的材料为金属硅化物，例如镍硅，所述导电层用于作为后续形成的导电结构与源区或漏区直接的电连接层。
需要说明的是，在形成第三掺杂区206之后，在所述衬底200表面形成介质层，所述介质层的表面与栅极结构202的表面齐平；在形成介质层之后，去除所述栅电极层211和栅介质层210，在介质层内形成第二开口；在所述第二开口的侧壁和底部表面形成高K栅介质层，在所述高K栅介质层表面形成填充满第二开口的金属栅极。此外，在高K栅介质层和金属栅之间，还能够形成功函数层，所述功函数层用于对所形成的晶体管的阈值电压进行调节。
本实施例中，在所述栅极结构两侧的衬底内形成第一掺杂区和应力层，而且，所述应力层的厚度小于第一掺杂区的深度，所述第一掺杂区的底部包围所述应力层的底部。由于所述第一掺杂区包围应力层，能够使所述第一掺杂区与衬底之间所形成的耗尽层的范围扩大，所述耗尽层能够降低应力层底部与衬底之间是电场强度，从而抑制应力层底部与衬底之间的漏电流。其次，在形成应力层和第一掺杂区之后，在所述应力层内形成第二掺杂区，则所述第二掺杂区的掺杂深度、掺杂浓度等参数都能够通过掺杂工艺精确控制，从而能够通过掺杂工艺抑制所形成的第二掺杂区的扩散，以此避免产生短沟道效应。因此，本实施例所形成的第一掺杂区和第二掺杂区作为源区和漏区时，即能够抑制漏电流，又能够避免产短沟道效应，所形成的晶体管性能提高。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种晶体管的形成方法，其特征在于，包括：
提供衬底，所述衬底表面具有栅极结构；
在所述栅极结构两侧的衬底内形成第一掺杂区；
在所述栅极结构两侧的衬底内形成应力层，所述应力层的厚度小于第一掺杂区的深度，所述第一掺杂区的底部包围所述应力层的底部，所述应力层内具有第二掺杂区，所述第二掺杂区和第一掺杂区构成源区和漏区。
2.如权利要求1所述晶体管的形成方法，其特征在于，在形成应力层之前，形成所述第一掺杂区。
3.如权利要求1所述晶体管的形成方法，其特征在于，所述应力层的形成方法包括：在所述栅极结构两侧的衬底内形成第一开口，所述第一开口的侧壁向栅极结构底部的衬底内延伸，所述第一开口的侧壁与衬底表面呈“Σ”形；采用选择性外延沉积工艺在所述第一开口内形成应力层。
4.如权利要求3所述晶体管的形成方法，其特征在于，在形成第一开口之后，在所述第一开口底部的衬底内形成第一掺杂区。
5.如权利要求3所述晶体管的形成方法，其特征在于，所述应力层的形成工艺包括：在第一开口侧壁和底部表面形成第一子应力层；在第一子应力层表面形成填充满第一开口的第二子应力层，所述第一子应力层和第二子应力层构成所述应力层。
6.如权利要求5所述晶体管的形成方法，其特征在于，在形成第一子应力层之后，形成第二子应力层之前，在第一开口底部的第一子应力层和衬底内形成第一掺杂区。
7.如权利要求3所述晶体管的形成方法，其特征在于，所述第一开口的深度小于所述第一掺杂区的深度。
8.如权利要求3所述晶体管的形成方法，其特征在于，在形成应力层时，通过原位掺杂工艺在应力层内形成第二掺杂区，所掺杂的离子导电类型与第一掺杂区内的离子一致。
9.如权利要求8所述晶体管的形成方法，其特征在于，所述原位掺杂工艺在应力层内掺杂离子的离子还包括氮离子、碳离子中的一种或两种，掺杂浓度为1E18～3E19。
10.如权利要求1所述晶体管的形成方法，其特征在于，形成第一掺杂区的工艺为第一次离子注入工艺，所述第一次离子注入工艺包括一步或多步离子注入步骤。
11.如权利要求10所述晶体管的形成方法，其特征在于，所形成的晶体管为PMOS晶体管，所述第一次离子注入工艺注入的离子为硼离子或氟化硼，注入能量为0.5KeV～2KeV，注入浓度为1E13～2E14，注入角度为0度～40度。
12.如权利要求10所述晶体管的形成方法，其特征在于，所形成的晶体管为NMOS晶体管，所述第一次离子注入工艺注入的离子为磷离子或砷离子，注入能量为0.5KeV～3KeV，注入浓度为1E13～1E14，注入角度为0度～40度。
13.如权利要求1所述晶体管的形成方法，其特征在于，形成第二掺杂区的工艺为第二次离子注入工艺，所述第二次离子注入工艺包括一步或多步离子注入步骤。
14.如权利要求1所述晶体管的形成方法，其特征在于，所述栅极结构包括：位于衬底表面的栅介质层；位于栅介质层表面的栅电极层；位于栅电极层和栅介质层两侧的衬底表面的第一侧墙；位于栅电极层和第一侧墙两侧的衬底表面的第二侧墙。
15.如权利要求14所述晶体管的形成方法，其特征在于，在形成第一侧墙之后，形成第二侧墙之前，在所述栅电极层和第一侧墙两侧的衬底内形成轻掺杂区，所述轻掺杂区的深度小于应力层的厚度和第一掺杂区的深度。
16.如权利要求1所述晶体管的形成方法，其特征在于，在形成应力层和第二掺杂区之后，在所述应力层的表面形成第三掺杂区。
17.如权利要求1所述晶体管的形成方法，其特征在于，在形成第二掺杂区之后，在所述衬底表面形成介质层，所述介质层的表面与栅极结构的表面齐平；在形成介质层之后，去除所述栅电极层和栅介质层，在介质层内形成第二开口；在所述第二开口的侧壁和底部表面形成高K栅介质层，在所述高K栅介质层表面形成填充满第二开口的金属栅极。
18.如权利要求1所述晶体管的形成方法，其特征在于，在高K栅介质层和金属栅之间形成功函数层。
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