CN104682931A - 一种电压可调的上电掉电复位电路 - Google Patents

Abstract

本发明公开了一种电压可调的上电掉电复位电路，其输出端连接芯片的数字电路，所述复位电路具有施密特整形电路，还包括：检测电压电路，其用于检测所述芯片的电源电压；反馈电路，其用于稳定及调节所述复位电路的输出端的电压；延迟缓冲电路，其用于将所述芯片的电源电压信号延迟缓冲传递至所述施密特整形电路；其中，当所述施密特整形电路的输入端的电压达到上升或下降翻转电平后，所述复位电路的输出端的电压发生翻转；所述检测电压电路和所述反馈电路均包含一宽长比不大于2-3∶1的MOS晶体管，所述检测电压电路和所述反馈电路通过调制所述MOS晶体管的宽长比实现理想的上电掉电复位电压。本发明具有精度高、效果好、能耗低等优点。

Description

一种电压可调的上电掉电复位电路

技术领域

本发明涉及射频电路技术领域，具体涉及一种电压可调的上电掉电复位电路。

背景技术

RFID技术应用越来越广泛。在RFID芯片的电路设计中，要求复位电路有效果更佳的复位电压波形，其中复位电路设计的优劣性能直接影响整个芯片的功能性能。对于RFID芯片而言，在给芯片上电之前，芯片内部的各个电路处于不工作状态，数字电路要进入工作状态需要复位信号唤醒，因此复位电路能否输出的复位信号的效果对数字电路产生直接影响，复位信号效果不佳可能直接造成数字电路的出现错误，甚至直接造成芯片无法工作，现有的上电掉电复位电路输出的电压受电源电压影响抖动且波形不够陡峭，不能产生比较理想的复位电压，可能会造成数字电路出现错误判断，因此提供一种效果好、能耗低的复位电路，产生理想的复位电压波形供给数字电路工作，是急需解决的技术问题。

发明内容

本发明的一个目的是解决至少上述问题和/或缺陷，并提供至少后面将说明的优点。

本发明还有一个目的是提供一种电压可调的上电掉电复位电路，其可以产生陡峭的输出电压波形，以供给数字电路工作，具有精度高、效果好、能耗低等优点。

为了实现根据本发明的这些目的和其它优点，提供了一种电压可调的上电掉电复位电路，其输出端连接芯片的数字电路，所述复位电路具有施密特整形电路，还包括：

检测电压电路，其用于检测所述芯片的电源电压；

反馈电路，其用于稳定以及调节复位电路的输出端的电压；

延迟缓冲电路，其用于将所述芯片的电源电压信号延迟缓冲传递至所述施密特整形电路；

其中，当所述施密特整形电路的输入端的电压达到上升或下降翻转电平后，所述复位电路的输出端的电压发生翻转；所述检测电压电路和所述反馈电路通过调制所述MOS晶体管的宽长比实现理想的上电掉电复位电压。

优选的是，所述的电压可调的上电掉电复位电路，所述检测电压电路包括第一NMOS晶体管和第一PMOS晶体管；所述第一NMOS晶体管和第一PMOS晶体管的栅极相连并连接基准电压源，作为所述检测电压电路的输入端，所述第一NMOS晶体管和第一PMOS晶体管的漏极相连，作为所述检测电压电路的输出端，所述第一NMOS晶体管的源极接地，所述第一PMOS晶体管的源极连接所述芯片的电源电压。

优选的是，所述的电压可调的上电掉电复位电路，所述反馈电路包括第三PMOS晶体；所述第三PMOS晶体管的栅极连接所述复位电路的输出端，所述第三PMOS晶体管的漏极连接所述检测电压电路的输出端，所述第三PMOS晶体管的源极连接所述芯片的电源电压。

优选的是，所述的电压可调的上电掉电复位电路，所述延迟缓冲电路包括第二NMOS晶体管、第三NMOS晶体管、第二PMOS晶体管和电容C0；所述第二NMOS晶体管和所述第二PMOS晶体管的栅极相连并连接所述检测电压电路的输出端，所述第三NMOS晶体的栅极连接所述检测电压电路的输入端，所述第二NMOS晶体管的源极接地，所述第二NMOS晶体管的漏极连接所述第三NMOS晶体管的源极，所述第三NMOS晶体管和所述第二PMOS晶体管的漏极相连，作为所述延迟缓冲电路的输出端，所述第二PMOS晶体管的源极连接所述芯片的电源电压，所述电容C0的两端分别连接所述芯片的电源电压和所述延迟缓冲电路的输出端。

优选的是，所述的电压可调的上电掉电复位电路，所述施密特整形电路包括第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管和第七PMOS晶体管；所述第四NMOS晶体管、所述第五NMOS晶体管、所述第四PMOS晶体管和所述第五PMOS晶体管的栅极相连，作为所述施密特整形电路的输入端，并连接所述延迟缓冲电路的输出端，所述第六NMOS晶体管和所述第六PMOS晶体管的栅极相连，作为所述施密特整形电路的输出端，并连接所述复位电路的输出端，所述第四NMOS晶体管、所述第六NMOS晶体管和所述第七NMOS晶体管的源极相连并接地，所述第四NMOS晶体管的漏极、所述第五NMOS晶体管的源极和所述第六NMOS晶体管的漏极相连，所述第五NMOS晶体管和所述第五PMOS晶体管的漏极相连并连接所述第七NMOS晶体管和第七PMOS晶体管的栅极，所述第五PMOS晶体管的源极、所述第四PMOS晶体的漏极和所述第六PMOS晶体管的漏极相连，所述第四PMOS晶体管、所述第六PMOS晶体管和所述第七PMOS晶体管的源极相连并连接所述芯片的电源电压，所述第七NMOS晶体管的漏极与所述第七PMOS晶体管的漏极相连，并连接至所述复位电路的输出端。

优选的是，所述的电压可调的上电掉电复位电路，所述电容C0容量小于1pF。

优选的是，所述的电压可调的上电掉电复位电路，还包括基准电压源模块，其由基准电压源和镜像电流NMOS晶体管构成，所述基准电压源为所述复位电路提供所述偏置电压，所述镜像电流NMOS晶体管的栅极和漏极连接所述基准电压源，所述镜像电流NMOS晶体管的源极接地。

本发明至少包括以下有益效果：

(1)本发明采用MOS晶体管在线性区的源漏电阻可变性，以及施密特整形电路的输出翻转的特点，从而得到一个输出的信号在电源电压vdd的上升和下降到某个电压值的时候翻转，即复位信号，调制MOS管的宽长比即可得到一个理想的上电掉电复位电压供给后续模块；

(2)本发明由检测电压电路、延迟缓冲电路、反馈电路以及施密特整形电路构成，与常用以RC电路作为复位电路相比，本发明的复位电路能产生效果更好的复位信号，保证数字电路的正常工作；

(3)本发明只消耗了很小的功耗就得到一个理想的上电掉电复位信号，具有精度高、效果好、能耗低等优点。

本发明的其它优点、目标和特征将部分通过下面的说明体现，部分还将通过对本发明的研究和实践而为本领域的技术人员所理解。

附图说明

图1为现有技术的上电掉电复位电路的结构示意图。

图2本发明所述的电压可调的上电掉电复位电路的结构示意图。

图3为本发明所述的电压可调的上电掉电复位电路与基准电压源模块连接的工作原理图。

图4为本发明所述施密特整形电路的翻转电平示意图。

图5为本发明所述的芯片的电源电压上升和下降对应的所述复位电路的输出端的电压。

具体实施方式

下面结合附图对本发明做进一步的详细说明，以令本领域技术人员参照说明书文字能够据以实施。

如图1所示的现有技术的复位电路的示意图，当电源电压Vdd上升时，上电复位信号也跟着上升，当上电复位信号电平达到预定义的跳电压时，发生翻转，启动后续电路模块，但仍存在一些问题，当电源电压上身缓慢时，跳变电压发生严重向下偏移，不符合电路要求，掉电复位功能也不稳定，掉电快的情况下进行再次上电时会出现复位功能失效。

图2-5示出了根据本发明的一种实现形式，一种电压可调的上电掉电复位电路，其输出端连接芯片的数字电路，所述复位电路具有施密特整形电路，还包括：

检测电压电路，其用于检测所述芯片的电源电压；

反馈电路，其用于稳定及调节所述复位电路的输出端的电压；

延迟缓冲电路，其用于将所述芯片的电源电压信号延迟缓冲传递至所述施密特整形电路；

其中，当所述施密特整形电路的输入端的电压达到上升或下降翻转电平后，所述复位电路的输出端的电压发生翻转，得到陡峭的复位电压波形；所述检测电压电路和所述反馈电路均包含一宽长比不大于2-3_∶1的MOS晶体管，所述检测电压电路和所述反馈电路通过调制所述MOS晶体管的宽长比实现理想的上电掉电复位电压。

在另一种实例中，所述的电压可调的上电掉电复位电路，所述检测电压电路包括第一NMOS晶体管和第一PMOS晶体管；所述第一NMOS晶体管和第一PMOS晶体管的栅极相连并连接基准电压源，作为所述检测电压电路的输入端，所述第一NMOS晶体管和第一PMOS晶体管的漏极相连，作为所述检测电压电路的输出端，所述第一NMOS晶体管的源极接地，所述第一PMOS晶体管的源极连接所述芯片的电源电压。

在另一种实例中，所述的电压可调的上电掉电复位电路，所述反馈电路包括第三PMOS晶体；所述第三PMOS晶体管的栅极连接所述复位电路的输出端，所述第三PMOS晶体管的漏极连接所述检测电压电路的输出端，所述第三PMOS晶体管的源极连接所述芯片的电源电压。

在另一种实例中，所述的电压可调的上电掉电复位电路，所述延迟缓冲电路包括第二NMOS晶体管、第三NMOS晶体管、第二PMOS晶体管和电容C0；所述第二NMOS晶体管和所述第二PMOS晶体管的栅极相连并连接所述检测电压电路的输出端，所述第三NMOS晶体的栅极连接所述检测电压电路的输入端，所述第二NMOS晶体管的源极接地，所述第二NMOS晶体管的漏极连接所述第三NMOS晶体管的源极，所述第三NMOS晶体管和所述第二PMOS晶体管的漏极相连，作为所述延迟缓冲电路的输出端，所述第二PMOS晶体管的源极连接所述芯片的电源电压，所述电容C0的两端分别连接所述芯片的电源电压和所述延迟缓冲电路的输出端。

在另一种实例中，所述的电压可调的上电掉电复位电路，所述施密特整形电路包括第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管和第七PMOS晶体管；所述第四NMOS晶体管、所述第五NMOS晶体管、所述第四PMOS晶体管和所述第五PMOS晶体管的栅极相连，作为所述施密特整形电路的输入端，并连接所述延迟缓冲电路的输出端，所述第六NMOS晶体管和所述第六PMOS晶体管的栅极相连，作为所述施密特整形电路的输出端，并连接所述复位电路的输出端，所述第四NMOS晶体管、所述第六NMOS晶体管和所述第七NMOS晶体管的源极相连并接地，所述第四NMOS晶体管的漏极、所述第五NMOS晶体管的源极和所述第六NMOS晶体管的漏极相连，所述第五NMOS晶体管和所述第五PMOS晶体管的漏极相连并连接所述第七NMOS晶体管和第七PMOS晶体管的栅极，所述第五PMOS晶体管的源极、所述第四PMOS晶体的漏极和所述第六PMOS晶体管的漏极相连，所述第四PMOS晶体管、所述第六PMOS晶体管和所述第七PMOS晶体管的源极相连并连接所述芯片的电源电压，所述第七NMOS晶体管的漏极与所述第七PMOS晶体管的漏极相连，并连接至所述复位电路的输出端。

在另一种实例中，所述的电压可调的上电掉电复位电路，所述电容C0容量小于1pF。

在另一种实例中，所述的电压可调的上电掉电复位电路，还包括基准电压源模块，其由基准电压源和镜像电流NMOS晶体管(MN8)构成，所述基准电压源为所述复位电路提供所述偏置电压，所述镜像电流NMOS晶体管的栅极和漏极连接所述基准电压源，所述镜像电流NMOS晶体管的源极接地。其中，所述镜像电流NMOS晶体管把两端电流复制到第一NMOS晶体管源漏极。

在这种技术方案中，当芯片开始接收载波信号后，所述芯片的电源电压(Vdd)从0V开始逐渐上升。当Vdd处于从0V到基准电压还未到稳定工作的工程中，由于电容C0的耦合作用，所述延迟缓冲电路的输出端的电压(net2)的电压也随着Vdd逐渐上升。当Vdd上升到MOS管的阀值电压后，第四NMOS晶体管(MN4)、第五NMOS晶体管(MN5)、第七PMOS晶体管(MP7)打开，第四PMOS晶体管(MP4)、第五PMOS晶体管(MP5)、第七NMOS晶体管(MN7)关闭，所述复位电路的输出端(rst_n)输出Vdd，打开第六NMOS晶体管(MN6)，关闭第六PMOS晶体管(MP6)，加剧了这个过程。当Vdd上升到基准电压源已经稳定工作的时候，由基准电压源镜像得到镜像电压已稳定。第一PMOS晶体管(MP1)是一个宽长比较小的PMOS管，MP1的栅源电压Vgs小于其阀值电压，因此MP1处于截止区，源漏电阻非常大。第一NMOS晶体管(MN1)通过bias连线镜像基准电压，把所述电压检测电路的输出端net1的电压拉到地，第二PMOS晶体管(MP2)打开，第二NMOS晶体管(MN2)关闭，net2进一步拉到与Vdd相当的电压，rst_n输出Vdd。

Vdd继续上升，MP1进入线性区，MP1的源漏电阻随着栅源电压Vgs的增大而变小，net1的电压也逐渐增大，随着net1的电压增大，MN2打开，MP2关闭。第三NMOS晶体管(MN3)通过bias镜像基准电压源，MN3的电流把net2的电压逐渐拉到地。当net2到达所述施密特整形电路的上升翻转电平后，MP4、MP5、MN7打开，MN4、MN5、MP7关闭，rst_n被拉到地，所以MN6关闭，MP6打开使得rst_n从Vdd到地的过程加快，即rst_n的下降沿更加陡峭。rst_n被拉到地，打开第三PMOS晶体管(MP3)，MP3是宽长比很小的PMOS管。所述MP1、MP3共同作用于net1，确保所述rst_n不受Vdd微小抖动所响。调制MOS管的宽长比即可得到一个理想的上电复位电压，供后续模块一个上电复位电压。

Vdd从高的电压逐渐掉到地的电平的过程，当到达上电复位点时，由于MP3的打开，net1还不足已关闭MN2、打开MP2，rst_n还是低电平，Vdd电压继续变小，MP1、MP3处于线性区源漏电阻不断变大，net1的电压不断变小，MP2被打开，MN2被关闭，net2的电压不断变大。当net2的电压变到施密特整形电路的下降翻转电平时，rst_n输出Vdd的电平。供后续模块一个掉电复位电压。调制MOS管的宽长比即可得到一个理想的掉电复位电压。

尽管本发明的实施方案已公开如上，但其并不仅仅限于说明书和实施方式中所列运用，它完全可以被适用于各种适合本发明的领域，对于熟悉本领域的人员而言，可容易地实现另外的修改，因此在不背离权利要求及等同范围所限定的一般概念下，本发明并不限于特定的细节和这里示出与描述的图例。

Claims (7)

1.一种电压可调的上电掉电复位电路，其输出端连接芯片的数字电路，所述复位电路具有施密特整形电路，其特征在于，还包括：

检测电压电路，其用于检测所述芯片的电源电压；

反馈电路，其用于稳定及调节所述复位电路的输出端的电压；

延迟缓冲电路，其用于将所述芯片的电源电压信号延迟缓冲传递至所述施密特整形电路；

其中，当所述施密特整形电路的输入端的电压达到上升或下降翻转电平后，所述复位电路的输出端的电压发生翻转；所述检测电压电路和所述反馈电路均包含一宽长比不大于2-3∶1的MOS晶体管，所述检测电压电路和所述反馈电路通过调制所述MOS晶体管的宽长比实现理想的上电掉电复位电压。

2.如权利要求1所述的电压可调的上电掉电复位电路，其特征在于，所述检测电压电路包括第一NMOS晶体管和第一PMOS晶体管；所述第一NMOS晶体管和第一PMOS晶体管的栅极相连并连接基准电压源，作为所述检测电压电路的输入端，所述第一NMOS晶体管和第一PMOS晶体管的漏极相连，作为所述检测电压电路的输出端，所述第一NMOS晶体管的源极接地，所述第一PMOS晶体管的源极连接所述芯片的电源电压。

3.如权利要求2所述的电压可调的上电掉电复位电路，其特征在于，所述反馈电路包括第三PMOS晶体；所述第三PMOS晶体管的栅极连接所述复位电路的输出端，所述第三PMOS晶体管的漏极连接所述检测电压电路的输出端，所述第三PMOS晶体管的源极连接所述芯片的电源电压。

4.如权利要求3所述的电压可调的上电掉电复位电路，其特征在于，所述延迟缓冲电路包括第二NMOS晶体管、第三NMOS晶体管、第二PMOS晶体管和电容C0；所述第二NMOS晶体管和所述第二PMOS晶体管的栅极相连并连接所述检测电压电路的输出端，所述第三NMOS晶体的栅极连接所述检测电压电路的输入端，所述第二NMOS晶体管的源极接地，所述第二NMOS晶体管的漏极连接所述第三NMOS晶体管的源极，所述第三NMOS晶体管和所述第二PMOS晶体管的漏极相连，作为所述延迟缓冲电路的输出端，所述第二PMOS晶体管的源极连接所述芯片的电源电压，所述电容C0的两端分别连接所述芯片的电源电压和所述延迟缓冲电路的输出端。

5.如权利要求1所述的电压可调的上电掉电复位电路，其特征在于，所述施密特整形电路包括第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管和第七PMOS晶体管；所述第四NMOS晶体管、所述第五NMOS晶体管、所述第四PMOS晶体管和所述第五PMOS晶体管的栅极相连，作为所述施密特整形电路的输入端，并连接所述延迟缓冲电路的输出端，所述第六NMOS晶体管和所述第六PMOS晶体管的栅极相连，作为所述施密特整形电路的输出端，并连接所述复位电路的输出端，所述第四NMOS晶体管、所述第六NMOS晶体管和所述第七NMOS晶体管的源极相连并接地，所述第四NMOS晶体管的漏极、所述第五NMOS晶体管的源极和所述第六NMOS晶体管的漏极相连，所述第五NMOS晶体管和所述第五PMOS晶体管的漏极相连并连接所述第七NMOS晶体管和第七PMOS晶体管的栅极，所述第五PMOS晶体管的源极、所述第四PMOS晶体的漏极和所述第六PMOS晶体管的漏极相连，所述第四PMOS晶体管、所述第六PMOS晶体管和所述第七PMOS晶体管的源极相连并连接所述芯片的电源电压，所述第七NMOS晶体管的漏极与所述第七PMOS晶体管的漏极相连，并连接至所述复位电路的输出端。

6.如权利要求4所述的电压可调的上电掉电复位电路，其特征在于，所述电容C0容量小于1pF。

7.如权利要求6所述的电压可调的上电掉电复位电路，其特征在于，还包括基准电压源模块，其由基准电压源和镜像电流NMOS晶体管构成，所述基准电压源为所述复位电路提供所述偏置电压，所述镜像电流NMOS晶体管的栅极和漏极连接所述基准电压源，所述镜像电流NMOS晶体管的源极接地。