CN104681440A - 一种半导体器件及其制备方法 - Google Patents

Abstract

本发明涉及一种半导体器件及其制备方法，所述方法包括：提供半导体衬底，在所述半导体衬底上形成有高K栅极介电层；对所述高K栅极介电层和所述半导体衬底表层进行氮化处理，以在所述高K栅极介电层和所述半导体衬底表层中掺杂氮离子；对所述半导体衬底进行氧化处理，以在所述半导体衬底和所述高K栅极介电层之间形成含氮的氧化物界面层。本发明所述方法形成的所述含氮的氧化物界面层的厚度远远小于通过沉积方法或者其他方法形成的厚度，可以有效地降低所述EOT的厚度，同时还可以进一步提高所述高K栅极介电层变成的K栅极值，减小由于膜非常薄而带来的漏电流。

Description

一种半导体器件及其制备方法

技术领域

本发明涉及半导体器件工艺，具体地，本发明涉及一种半导体器件及其制备方法。

背景技术

随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到纳米级别时，半导体器件的制备收到各种物理极限的限制。

当半导体器件的尺寸降到纳米级别时，器件中栅极关键尺寸（gate CD）相应的缩小为24nm。随着技术节点的降低，传统的栅介质层不断变薄，晶体管漏电量随之增加，引起半导体器件功耗浪费等问题。为解决上述问题，同时避免高温处理过程，现有技术提供一种将高K金属栅极替代多晶硅栅极的解决方案。

随着器件尺寸的不断缩小，其中所述高K金属栅极的制备工艺中，等效氧化层厚度（equipment oxide thickness，EOT）以及反型层厚度受到极大挑战，其中需要更薄的效氧化层厚度（equipment oxide thickness，EOT）以及反型层厚度来控制有效功函以及栅极泄露。

而现有技术中制备高K金属栅极的方法，如图1a-1d所示，首先提供半导体衬底101，在所述半导体衬底101上形成层间介电层102，其中所述层间介电层102为SiO₂，然后在所述层间介电层102上形成高K介电层103，其中，所述高K介电层为HfO₂，最后在所述高K介电层103上形成覆盖层104，其中所述覆盖层104为TiN层，然后执行后续的工艺形成高K金属栅极，通过所述方法形成的等效氧化层厚度（equipment oxide thickness，EOT）的厚度较大造成有效功函不容易控制以及栅极泄露。

因此，需要对高K金属栅极的制备方法做进一步的改进，以便消除上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了有效解决上述问题，本发明提出了一种半导体器件的制备方法，包括：

提供半导体衬底，在所述半导体衬底上形成有高K栅极介电层；

对所述高K栅极介电层和所述半导体衬底表面进行氮化处理，以在所述高K栅极介电层和所述半导体衬底表面中掺杂氮离子；

对所述半导体衬底进行氧化处理，以在所述半导体衬底和所述高K栅极介电层之间形成含氮的氧化物界面层。

作为优选，所述方法还进一步包括在所述高K栅极介电层上形成覆盖层的步骤。

作为优选，选用快速热氮化或者去耦合等离子体氮化的方法对所述高K栅极介电层和所述半导体衬底进行氮化。

作为优选，所述快速热氮化选用NH₃、N₂O和NO中一种或多种；所述氮化温度为600-1200℃。

作为优选，所述含氮的氧化物界面层中掺杂的N离子浓度为0.5E15-2E16原子/cm³。

作为优选，选用炉管氧化、快速热退火氧化、紫外臭氧氧化和臭氧氧化中的一种对所述半导体衬底进行氧化。

作为优选，所述快速热退火氧化的温度为600-1100℃。

作为优选，所述高K栅极介电层选用HfO₂；

所述含氮的氧化物界面层为SiON；

所述覆盖层选用TiN。

本发明还提供了一种上述方法制备得到的半导体器件。

在本发明中为了解决现有技术存在的问题，首先在所述半导体衬底上形成高K栅极介电层，然后对所述高K栅极介电层和所述半导体衬底表面进行氮化，然后对所述半导体衬底进行氧化，通过所述方法形成高K栅极介电层以及半导体衬底之间的层间隔离层，通过该方法形成的所述含氮的氧化物界面层的厚度远远小于通过沉积方法或者其他方法形成的厚度，可以有效地降低所述EOT的厚度，同时还可以进一步提高所述高K栅极介电层变成的K栅极值，减小由于膜非常薄而带来的漏电流。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1a-1d为现有技术中半导体器件制备过程的剖视图；

图2a-2d为本发明一具体实施方式中半导体器件制备过程的剖视图；

图3为本发明一具体地实施方式中所述半导体器件制备方法的工艺流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述半导体器件的制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。

下面结合附图2a-2d对本发明的具体实施方式做详细的说明。

执行步骤201，提供半导体衬底201。

具体地，首先参照图2a，提供半导体衬底201，在本发明中所述半导体衬底201可以是以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。在本发明中优选绝缘体上硅（SOI），所述绝缘体上硅（SOI）包括从下往上依次为支撑衬底、氧化物绝缘层以及半导体材料层，但并不局限于上述示例。

作为优选，在所述半导体衬底201中可以形成有掺杂区域和/或隔离结构，所述隔离结构为浅沟槽隔离（STI）结构或者局部氧化硅（LOCOS）隔离结构以及其他有源器件。

执行步骤202，在所述半导体衬底上沉积高K栅极介电层202。

具体地，参照图2b，在该步骤中所述高K栅极介电层202选用例如TiO₂、Al₂O₃、ZrO₂、HfO₂、Ta₂O₅、La₂O₃中的一种。作为优选，在该步骤中优选HfO₂作为所述高K介电层。

其中，形成所述高K栅极介电层202的方法可以是物理气相沉积工艺或原子层沉积工艺，其厚度为15到60埃。

执行步骤203，对所述高K栅极介电层202和所述半导体衬底201进行氮化处理，以在所述高K栅极介电层202和所述半导体衬底201中掺杂氮离子。

具体地，对所述高K栅极介电层202和所述半导体衬底201进行氮化（nitradation），以对所述高K栅极介电层202和所述半导体衬底201引入N离子进行掺杂。

在该步骤中选用快速热氮化（RTN）的方法或者选用去耦合等离子体氮化（decouple plasm nitridation，DPN）的方法对所述高K栅极介电层202和所述半导体衬底201进行氮化，以在所述高K栅极介电层202中形成N离子。

作为优选，在该步骤中选用NH₃、N₂O、NO或者其他含N的气体在高温下对所述高K栅极介电层202中进行氮化。作为进一步的优选，在该步骤中所述快速热氮化温度为600-1200℃。

在本发明的一具体实施方式中，所述高K栅极介电层202选用HfO₂，在600-1200℃的温度范围内对所述HfO₂进行快速热氮化。

执行步骤204，对所述半导体衬底进行氧化步骤，以形成含N的含氮的氧化物界面层203。

具体地，参照图2c，在该步骤中执行高温氧化步骤，以在所述半导体衬底201和所述高K栅极介电层202之间形成氧化物层，由于所述氧化物层的顶部为含N的高K栅极介电层，因此在该步骤中形成的含氮的氧化物界面层203。

其中优化N元素在所述的含氮的氧化物界面层203中比率，来提高的高K材料的性能，所述含氮的氧化物界面层203中掺杂的N离子的浓度为0.5E15-2E16原子/cm³，在该范围内富含的氮元素改变了含氮的氧化物界面层203的介电常数，减小了由于膜非常薄而带来的漏电流，提高了后续形成的高K金属栅极的性能。

在该步骤中选用炉管氧化（furnace）、快速热退火氧化(RTO)、紫外臭氧氧化（UVO）以及臭氧氧化（ozone）中的一种，在该步骤中所述快速热退火氧化温度为600-1100℃，优选为800-1000℃。

通过所述方法形成高K栅极介电层以及半导体衬底之间的含氮的氧化物界面层203的厚度远远小于通过沉积方法或者其他方法形成的厚度，可以有效地降低所述EOT的厚度，同时还可以进一步提高所述高K栅极介电层202变成的K值，减小由于膜非常薄而带来的漏电流。

在本发明的以具体实施方式中，通过RTO方法在800-1000℃下对所述半导体衬底201进行氧化，以在所述半导体衬底顶部形成含N的氧化物SiON隔离层。

执行步骤205，在所述氮化的高K栅极介电层202上形成覆盖层204。

具体地，参照图2d，在所述氮化的高K栅极介电层202上形成覆盖层204，以覆盖所述高K栅极介电层202，作为优选，本发明的一具体实施方式中所述覆盖层为TiN层，作为优选还可以在TiN层上沉积扩散阻挡层，可以是TaN层或AlN层。

所述覆盖层204的沉积方法包括化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)。

执行步骤206，在所述覆盖层204上形成虚拟栅极层。

具体地，所述虚拟栅极层包含但不限于硅、多晶硅、掺杂的多晶硅和多晶硅-锗合金材料(即，具有从每立方厘米大约1×10¹⁸到大约1×10²²个掺杂原子的掺杂浓度)以及多晶硅金属硅化物(polycide)材料(掺杂的多晶硅/金属硅化物叠层材料)。

类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括自对准金属硅化物方法。通常，所述栅极材料包括具有厚度从大约50埃到大约2000埃的掺杂的多晶硅材料。

所述多晶硅栅极材料的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅层的工艺条件包括：反应气体为硅烷(SiH₄)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350mTorr，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。

执行步骤207，图案化所述虚拟栅极层至所述含氮的氧化物界面层203，以形成虚拟栅极。

具体地，对所述栅极材料层进行蚀刻，在该步骤中蚀刻至所述含氮的氧化物界面层203，以得到虚拟栅极，具体地，在本发明的实施例中，首先在所述栅极材料层上形成图案化的光刻胶层，所述光刻胶层定义了所述虚拟栅极的形状以及关键尺寸的大小，以所述光刻胶层为掩膜蚀刻所述栅极材料层、高K栅极介电层202以及所述含氮的氧化物界面层203，然后去除所述光刻胶层，形成虚拟栅极，所述光刻胶层的去除方法可以选用氧化灰化法，还可以选用本领域中常用的其他方法，在此不再赘述。

执行步骤208，在所述虚拟栅极上形成偏移侧壁以及间隙壁。

具体地，在所述虚拟栅极以及所述覆盖层204上共形沉积（conformaldeposition）偏移侧壁的材料层，以在所述虚拟栅极上形成厚度相同或大致相同的覆盖层，在蚀刻去除衬底以及虚拟栅极水平面上的偏移侧壁的材料层后，形成偏移侧壁，偏移侧壁选用氧化物，优选氧化硅，所述氧化物通过原子层沉积(ALD)的方法形成。

在所述偏移侧壁上形成间隙壁，所述栅极间隙壁可以为SiO₂、SiN、SiOCN中一种或者它们组合构成。作为本实施例的一个优化实施方式，所述栅极间隙壁为氧化硅、氮化硅共同组成，具体工艺为：沉积氧化硅层、氮化硅层，然后采用蚀刻方法形成栅极间隙壁。所述栅极间隙壁的厚度为5-50nm。

执行步骤208，去除所述虚拟栅极，以在所述覆盖层204上形成凹槽。

具体地，选用干法蚀刻或者湿法蚀刻去除所述虚拟栅极：

当选用干法蚀刻时，可以选用HBr作为主要蚀刻气体；还包括作为刻蚀补充气体的O₂或Ar，其可以提高刻蚀的品质。或者选用湿法蚀刻，选用湿法蚀刻时，选用KOH和四甲基氢氧化氨（TMAH）中的一种或者多种，在本发明选用KOH进行蚀刻，在本发明中优选质量分数为5-50%的KOH进行蚀刻，同时严格控制该蚀刻过程的温度，在该步骤中优选蚀刻温度为20-60℃。

执行步骤209，在所述凹槽中形成金属栅极。

具体地，在所述凹槽中所述金属栅极通过沉积多个薄膜堆栈形成，所述薄膜包括功函数金属层，阻挡层和导电层。

所述阻挡层包括TaN、TiN、TaC、TaSiN、WN、TiAl、TiAlN或上述的组合。所述沉积阻挡层方法非限制性实例包括化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)。在本发明的一个实施例中使用原子层沉积（ALD）、溅镀及物理气相沉积(PVD)的方法，所形成的阻挡层的厚度在10-100埃之间。

所述功函数金属层包括一层或多层金属层。所述金属层可以是TiN、TaN、TiAl和TaN中的一种或者多种的组合。所述金属层可以用ALD、PVD或CVD的方法形成。

优选地，所述功函数金属层的厚度在10-200埃之间。所述导电层可以是铝层，也可以是铜或钨层。在本发明的一个实施例中使用Al形成所述导电层，可以用CVD或PVD的方法进行沉积。在该导电层形成之后，在300-500摄氏度温度下进行退火。其在含氮环境中反应的时间为10-60分钟。最后进行导电层的平坦化，以除去沟槽以外的导电层而形成金属栅极。

作为进一步的优选，还可以在所述覆盖层上形成扩散阻挡层，可以是TaN层或AlN层。在本发明的一个实施例中，在CVD反应腔中进行所述TaN层或AlN层的沉积，所选择的工艺条件包括压强为1-100乇，温度为500-1000摄氏度。所沉积的TaN层或AlN层具有10-50埃的厚度。

在本发明中为了解决现有技术存在的问题，首先在所述半导体衬底上形成高K栅极介电层，然后对所述高K栅极介电层进行氮化，然后对所述半导体衬底进行氧化，通过所述方法形成高K栅极介电层以及半导体衬底之间的层间隔离层，通过该方法形成的所述含氮的氧化物界面层的厚度远远小于通过沉积方法或者其他方法形成的厚度，可以有效地降低所述EOT的厚度，同时还可以进一步提高所述高K栅极介电层变成的K栅极值，减小由于膜非常薄而带来的漏电流。

参照图3，其中示出了本发明所述方法的工艺流程图，具体地包括以下步骤：

步骤201提供半导体衬底，在所述半导体衬底上形成有高K栅极介电层；

步骤202对所述高K栅极介电层和所述半导体衬底进行氮化处理，以在所述高K栅极介电层和所述半导体衬底中掺杂氮离子；

步骤203对所述半导体衬底进行氧化处理，以在所述半导体衬底和所述高K栅极介电层之间形成含氮的氧化物界面层。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (9)

1.一种半导体器件的制备方法，包括：

提供半导体衬底，在所述半导体衬底上形成有高K栅极介电层；

对所述高K栅极介电层和所述半导体衬底进行氮化处理，以在所述高K栅极介电层和所述半导体衬底表面掺杂氮离子；

对所述半导体衬底进行氧化处理，以在所述半导体衬底和所述高K栅极介电层之间形成含氮的氧化物界面层。

2.根据权利要求1所述的方法，其特征在于，所述方法还进一步包括在所述高K栅极介电层上形成覆盖层的步骤。

3.根据权利要求1所述的方法，其特征在于，选用快速热氮化或者去耦合等离子体氮化的方法对所述高K栅极介电层和所述半导体衬底表面进行氮化。

4.根据权利要求3所述的方法，其特征在于，所述快速热氮化选用NH₃、N₂O和NO中一种或多种；所述氮化温度为600-1200℃。

5.根据权利要求1所述的方法，其特征在于，所述含氮的氧化物界面层中掺杂的N离子浓度为0.5E15-2E16原子/cm³。

6.根据权利要求1所述的方法，其特征在于，选用炉管氧化、快速热退火氧化、紫外臭氧氧化和臭氧氧化中的一种对所述半导体衬底进行氧化。

7.根据权利要求6所述的方法，其特征在于，所述快速热退火氧化的温度为600-1100℃。

8.根据权利要求1所述的方法，其特征在于，所述高K栅极介电层选用HfO₂；

所述含氮的氧化物界面层为SiON；

所述覆盖层选用TiN。

9.一种权利要求1-8所述方法制备得到的半导体器件。