CN104637814A - 一种鳍式场效应晶体管及其制备方法 - Google Patents
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Abstract
本发明提供一种鳍式场效应晶体管及其制备方法，本发明沿沟道宽度方向形成有交替间隔的栅区域和沟道区，使本发明存在四个沟道分别形成于沟道区与栅区域接触的侧面、以及Si衬底与栅区域接触的上表面。一方面，本发明的沟道个数大于现有FinFET结构的两沟道或三沟道也大于传统MOS器件的单沟道，保证了本发明足够的工作电流；本发明省略了在沟道区顶面上的栅极，降低漏电流；同时，本发明的制备工艺完全与传统的平面Si工艺兼容，使本发明的工艺难度降低、可控性增强、节约制作成本，降低了器件的偏差，使本发明的结构排列规则，提高了沟道区均匀性，从而保证本发明载流子迁移率的提高的同时，也有利于器件尺寸减小和器件集成度的提高。
Description
技术领域
本发明属于半导体器件技术领域，涉及一种半导体结构及其制备方法，特别涉及一种鳍式场效应晶体管及其制备方法。
背景技术
在摩尔定律和等比例缩小的原则下，当今集成电路器件尺寸越来越小，集成电路工艺不断进化，场效应晶体管（Field Effect Transistor，FET）的沟道长度不断减小。沟道长度不断减小，可以实现器件面积不断减小，这样相同面积的晶圆上可以生产出更多晶片，从而可以降低晶片成本。不断地提高集成电路的性能和集成密度，同时尽可能的减小集成电路的功耗。因此，制备高性能、低功耗的超短沟道器件将成为未来半导体制造业的焦点。
英特尔宣布下一代22nm将采用三栅（TRI-GATE）结构，TRI-GATE晶体管其实质就是鳍式场效应晶体管（Fin-Field-effect-transistor，FinFET），是一种新的互补式金氧半导体（CMOS）晶体管。
在平面晶体管结构中，控制电流通过的栅极，只能在栅极的一侧控制电路的接通与断开，属于平面的架构，即平面晶体管结构中只存在与一个栅极对应的单沟道；与以往的平面晶体管不同，FinFET是3D晶体管，相当于平面晶体管形成的沟道反型层立起来，在FinFET的架构中，栅极成类似鱼鳍（Fin）的叉状3D架构，存在分别与三个栅极对应的三个沟道反型层，从而还可同时位于电路的两侧控制电路的接通与断开。这种设计可以大幅改善电路控制并减少漏电流（leakage），从而降低了晶体管的功耗，也可以大幅缩短晶体管的栅极长度。
图7显示为传统FinFET的结构示意图，图7中沟道区2’周围存在位于其顶部的第一栅极11’以及分别位于沟道区2’两侧的第二栅极12’和第三栅极13’，连接于沟道区2’两端的为源区31’和漏区32’。沟道区2’分别被第一栅极11’、第二栅极12’和第三栅极13’此三栅控制，三个沟道反型层分别形成于与各该栅极接触的沟道区顶面及两侧面。
不过，由于传统的FinFET为3D架构，在制备过程中，则需要先将衬底刻蚀并去除大面积的衬底，只保留一条条的凸起结构作为沟道区，而后再进行栅极区域的沉积及刻蚀等步骤。由于沟道区为凸起的3D结构，为非平面的结构，从而，这种传统FinFET的制备工艺与传统的平面Si工艺并不兼容。利用现有平面工艺制备该3D架构的FinFET时，由于为非平面的结构，因此工艺难度很大，3D条状凸起结构的沟道区容易出现刻蚀后保留结构不完整或条状结构倒塌等变形情况发生，同时被刻蚀的部分容易深浅不一，造成Fin沟道区的高度不同，导致工艺制备不易控制，引发器件平整度很难保证且器件均匀性不好等问题，最终影响后续步骤中侧墙结构制备和栅极区域制备，造成工艺失效，降低器件的匹配性及成品率。
同时，如图7所示，传统的FinFET由于存在位于沟道区顶部的第一栅极11’，使其可靠性反而降低。在图7中，第一栅极11’与第二栅极12’和第三栅极13’的连接处111’容易产生相当于尖端放电的漏电流，原因在于：所述连接处111’位于沟道区2’顶面的两顶角，由于制备工艺局限使该两顶角容易不对称，很难做成对称的圆弧状，从而一般情况将沟道区2’简化为长方体，则沟道区2’顶面为矩形，因此形成在沟道区2’顶面的第一栅极11’与沟道区2’的矩形顶面四个边相接触的地方，例如连接处111’，很容易产生漏电流，增大了器件的漏电流，反而使传统的FinFET的可靠性降低很多。
进一步，现有技术中存在改进的FinFET结构（未图示），具体为仅去除图7中传统的FinFET中位于沟道区2’顶部的第一栅极11’，其余保持与图7相同。虽然这种改进的FinFET结构中，去除第一栅极11’以避免上述漏电流的发生，但是，其只保留位于沟道区2’两侧的第二栅极12’和第三栅极13’，同时又由于源区31’和漏区32’均形成在沟道区2’的两端，而未与第二栅极12’和第三栅极13’相接触，因此这种改进的FinFET结构中，不仅损失了一个栅极，而且损失了由该栅极控制的沟道反型层，从而改进的FinFET结构相较于传统FinFET而言反而降低了工作电流。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种鳍式场效应晶体管及其制备方法，为一种新型的鳍式场效应晶体管结构及其相应的制备方法，一方面用于解决传统FinFET的制备工艺与平面传统的Si工艺不兼容，引发工艺难度、大平整度很难保证且器件均匀性不好等问题，从而造成工艺失效、降低器件的匹配性及成品率等问题；同时还用于解决传统的FinFET由于存在位于沟道区顶部的第一栅极，使器件漏电流增大，降低传统的FinFET的可靠性的问题。
为实现上述目的及其他相关目的，本发明提供一种鳍式场效应晶体管的制备方法，所述制备方法至少包括以下步骤：
1）提供依次形成有第一栅介质层、多晶硅栅层及阻挡层的Si衬底，其中，所述第一栅介质层覆盖所述Si衬底表面，所述多晶硅栅层为沿第一方向延伸的条状结构且覆盖部分第一栅介质层，其余的被暴露的第一栅介质层形成于所述多晶硅栅层沿第二方向的两侧，所述阻挡层覆盖于所述多晶硅栅层表面，而后，沿第一方向、且在多晶硅栅层和阻挡层的沿第二方向的两侧及部分被暴露的第一栅介质层上形成侧墙结构，其中，第一方向与第二方向相互垂直；
2）沿第二方向刻蚀多晶硅栅层直至暴露第一栅介质层，以在多晶硅栅层上形成沿第二方向延伸的沟槽，以将所述多晶硅栅层分割为相互隔离的多晶硅栅；
3）在所述多晶硅栅沿第一方向的两侧形成沿第二方向延伸的第二栅介质层，其中，所述多晶硅栅、第二栅介质层、侧墙结构及形成于前述三者之下的第一栅介质层构成栅区域；
4）刻蚀去除被暴露的第一栅介质层直至露出所述Si衬底，以形成相互隔离的栅区域；
5）在步骤4）获得的结构表面进行Si外延生长，以形成Si外延填充层，所述Si外延填充层包括沟道区、源区和漏区，其中，所述沟道区为填充于所述沟槽的Si外延填充层，所述源区和漏区分别为沿第一方向延伸、且位于栅区域和阻挡层沿第二方向两侧的Si外延填充层。
可选地，所述侧墙结构的材料至少包括氧化硅、氮化硅及氮氧化硅中的一种；所述阻挡层包括硬掩膜或光刻胶，其中硬掩膜包括氮化硅、氮氧化硅及氧化硅中的一种；所述第一栅介质层的材料为至少包括氧化硅的低介电常数材料或为至少包括HfO2、HfAlO或HfZrO中的一种的高介电常数材料；所述第二栅介质层的材料为至少包括氧化硅的低介电常数材料或为至少包括HfO2、HfAlO或HfZrO中的一种的高介电常数材料。
可选地，步骤3）中通过热氧化生长或沉积形成氧化硅材料的第二栅介质层，或者步骤3）中通过沉积形成高介电常数材料的第二栅介质层，其中，所述高介电常数材料至少包括HfO2、HfAlO或HfZrO。
可选地，在步骤3）形成第二栅介质层之前，还包括在H2或D2气氛下进行沟槽侧壁的表面处理步骤，以修复沟槽侧壁多晶硅栅表面的缺陷，提高预制备的鳍式场效应晶体管的平整度。
可选地，所述步骤5）中，进行Si外延生长的同时进行沟道掺杂，而后分别对预制备源区和漏区的区域进行离子注入以形成源区和漏区。
可选地，所述步骤5）中，进行Si外延生长的同时进行沟道掺杂；之后干法刻蚀去除预制备源区和漏区的区域直至暴露Si衬底；而后在预制备源区和漏区的区域进行Si外延填充层的生长以形成源区和漏区，其中，外延生长过程中进行源漏掺杂。
可选地，所述步骤5）中形成的源区和漏区还形成有Ge或C掺杂。
可选地，所述Si外延填充层和Si衬底均为单晶硅；所述Si衬底为体硅衬底或为绝缘层上硅的顶层硅层。
本发明还提供一种鳍式场效应晶体管，至少包括：
Si衬底；
形成于Si衬底上表面、沿第二方向延伸、且沿第一方向交替间隔的栅区域和沟道区，其中，第一方向与第二方向相互垂直；
形成于Si衬底上表面、沿第一方向延伸、且位于栅区域和沟道区沿第二方向两侧的源区和漏区；
其中，沟道形成于沟道区与栅区域接触的侧面、以及Si衬底与栅区域接触的上表面。
可选地，所述栅区域至少包括第一栅介质层、多晶硅栅、侧墙结构及第二栅介质层，其中，所述第一栅介质层形成于Si衬底上表面，所述多晶硅栅、侧墙结构及第二栅介质层均形成于所述第一栅介质层上表面，所述侧墙结构和第二栅介质层将所述多晶硅栅的周侧包围。
可选地，所述侧墙结构形成于所述多晶硅栅沿第二方向的两侧，所述第二栅介质层形成于所述多晶硅栅沿第一方向的两侧。
可选地，所述沟道区、源区和漏区均为Si外延填充层，所述Si外延填充层为单晶硅。
如上所述，本发明的一种鳍式场效应晶体管及其制备方法，具有以下有益效果：本发明通过刻蚀多晶硅栅极层形成多个条状的小面积的沟槽，以将多晶硅栅极层分割为相互隔离的多晶硅栅，而后外延填充各该沟槽形成沟道区，形成本发明沿沟道宽度方向交替间隔的栅区域和沟道区，同时，使本发明存在四个沟道分别形成于沟道区与栅区域接触的侧面、以及Si衬底与栅区域接触的上表面。
一方面，与传统的单沟道MOS器件相比较本发明的结构存在沟道更多，从而提高了工作电流，另一方面，本发明的沟道个数大于传统FinFET结构的三沟道或现有技术中改进的FinFET结构的两沟道，保证了本发明足够的工作电流；进一步，本发明并没有形成在沟道区顶面上的栅极，避免现有技术中顶部栅极与沟道区顶面接触的棱边处造成尖端放电而引发漏电流；同时，与传统的FinFET的制备工艺相比较，本发明的制备工艺完全与传统的平面Si工艺兼容，使本发明的工艺难度降低，节约制作成本；进一步，由于本发明的工艺难度降低，使工艺可控性增强，降低了器件的偏差，有利于器件尺寸减小和器件集成度的提高；而且，由于本发明的结构为与传统的平面Si工艺兼容的刻蚀和外延形成的，因此本发明的结构排列规则，提高了沟道区均匀性，从而保证了本发明的载流子迁移率的提高。
附图说明
图1A至图1C显示为本发明一种鳍式场效应晶体管的制备方法的在步骤1）中获得的结构示意图，其中，图1A为俯视图且未显示位于多晶硅栅层上的阻挡层，图1B为图1A沿B-B向的剖视图且显示了位于多晶硅栅层上的阻挡层，图1C为图1A沿C-C向的剖视图且显示了位于多晶硅栅层上的阻挡层。
图2A至图2C显示为本发明一种鳍式场效应晶体管的制备方法的在步骤2）中获得的结构示意图，其中，图2A为俯视图且未显示位于多晶硅栅上的阻挡层，图2B为图2A沿B-B向的剖视图且显示了位于多晶硅栅上的阻挡层，图2C为图2A沿C-C向的剖视图且显示了位于多晶硅栅上的阻挡层。
图3A至图3B显示为本发明一种鳍式场效应晶体管的制备方法的在步骤3）中获得的结构示意图，其中，图3A为俯视图且未显示位于多晶硅栅上的阻挡层，图3B为图3A沿B-B向的剖视图且显示了位于多晶硅栅上的阻挡层。
图4A至图4C显示为本发明一种鳍式场效应晶体管的制备方法的在步骤4）中获得的结构示意图，其中，图4A为俯视图且未显示位于多晶硅栅上的阻挡层，图4B为图4A沿B-B向的剖视图且显示了位于多晶硅栅上的阻挡层，图4C为图4A沿C-C向的剖视图且显示了位于多晶硅栅上的阻挡层。
图5A至图5C显示为本发明一种鳍式场效应晶体管的制备方法的在步骤5）中获得的结构示意图，同时，图5A至图5C也为本发明一种鳍式场效应晶体管的结构示意图，其中，图5A为俯视图且未显示位于多晶硅栅上的阻挡层，图5B为图5A沿B-B向的剖视图且显示了位于多晶硅栅上的阻挡层，图5C为图5A沿C-C向的剖视图且显示了位于多晶硅栅上的阻挡层。
图6显示为本发明一种鳍式场效应晶体管的制备方法的各步骤的流程图。
图7显示为现有技术中传统FinFET的结构示意图。
元件标号说明
1 Si衬底
21 第一栅介质层
22 第二栅介质层
30 多晶硅栅层
3 多晶硅栅
4 阻挡层
5 侧墙结构
6 沟槽
71、2’ 沟道区
72、31’ 源区
73、32’ 漏区
S1～S5 步骤
11’ 第一栅极
12’ 第二栅极
13’ 第三栅极
111’ 连接处
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1A至图6。需要说明的是，以下具体实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
由于传统的FinFET为3D架构，在制备过程中，则需要先将衬底刻蚀并去除大面积的衬底，只保留一条条的凸起结构作为沟道区，而后再进行栅极区域的沉积及刻蚀等步骤。由于沟道区为凸起的3D结构，为非平面的结构，从而，这种传统FinFET的制备工艺与传统的平面Si工艺并不兼容。利用现有平面工艺制备该3D架构的FinFET时，由于为非平面的结构，因此工艺难度很大，3D条状凸起结构的沟道区容易出现刻蚀后保留结构不完整或条状结构倒塌等变形情况发生，同时被刻蚀的部分容易深浅不一，造成Fin沟道区的高度不同，导致工艺制备不易控制，引发器件平整度很难保证且器件均匀性不好等问题，最终影响后续步骤中侧墙结构制备和栅极区域制备，造成工艺失效，降低器件的匹配性及成品率。
在现有技术中，传统的FinFET由于存在位于沟道区顶部的第一栅极11’，使其可靠性反而降低。在图7中，第一栅极11’与第二栅极12’和第三栅极13’的连接处111’容易产生相当于尖端放电的漏电流增大了器件的漏电流，反而使传统的FinFET的可靠性降低很多。
进一步，现有技术中存在改进的FinFET结构（未图示），具体为仅去除图7中传统的FinFET中位于沟道区2’顶部的第一栅极11’，其余保持与图7相同。虽然这种改进的FinFET结构中，去除第一栅极11’以避免上述漏电流的发生，但是，其只保留位于沟道区2’两侧的第二栅极12’和第三栅极13’，不仅损失了一个栅极，而且损失了由该栅极控制的沟道反型层，从而改进的FinFET结构相较于传统FinFET而言反而降低了工作电流。
有鉴于此，本发明提供了一种鳍式场效应晶体管及其制备方法，通过刻蚀多晶硅栅极层形成多个条状的小面积的沟槽，以将多晶硅栅极层分割为相互隔离的多晶硅栅，而后外延填充各该沟槽形成沟道区，形成本发明沿沟道宽度方向交替间隔的栅区域和沟道区，同时，使本发明存在四个沟道分别形成于沟道区与栅区域接触的侧面、以及Si衬底与栅区域接触的上表面。
一方面，与传统的单沟道MOS器件相比较本发明的结构存在沟道更多，从而提高了工作电流，另一方面，本发明的沟道个数大于传统FinFET结构的三沟道或现有技术中改进的FinFET结构的两沟道，保证了本发明足够的工作电流；进一步，本发明并没有形成在沟道区顶面上的栅极，避免现有技术中顶部栅极与沟道区顶面接触的棱边处造成尖端放电而引发漏电流；同时，与传统的FinFET的制备工艺相比较，本发明的制备工艺完全与传统的平面Si工艺兼容，使本发明的工艺难度降低，节约制作成本；进一步，由于本发明的工艺难度降低，使工艺可控性增强，降低了器件的偏差，有利于器件尺寸减小和器件集成度的提高；而且，由于本发明的结构为与传统的平面Si工艺兼容的刻蚀和外延形成的，因此本发明的结构排列规则，提高了沟道区均匀性，从而保证了本发明的载流子迁移率的提高。
以下将详细阐述本发明的一种鳍式场效应晶体管及其制备方法及实施方式，使本领域技术人员不需要创造性劳动即可理解本发明的一种鳍式场效应晶体管及其制备方法。
如图5A至5C所示，为了图示清晰及方便理解，图5A为俯视图且未显示位于多晶硅栅上的阻挡层，图5B为图5A沿B-B向的剖视图且显示了位于多晶硅栅上的阻挡层，图5C为图5A沿C-C向的剖视图且显示了位于多晶硅栅上的阻挡层。
本发明提供一种鳍式场效应晶体管（Fin-Field-effect-transistor，FinFET），至少包括：Si衬底1、栅区域、沟道区71、源区72和漏区73，其中，沟道形成于沟道区71与栅区域接触的侧面、以及Si衬底1与栅区域接触的上表面；进一步，所述栅区域至少包括第一栅介质层21、多晶硅栅3、侧墙结构5及第二栅介质层22；所述鳍式场效应晶体管还包括形成于多晶硅栅3上表面的阻挡层4，其中，所述阻挡层4包括硬掩膜或光刻胶，其中硬掩膜包括氮化硅、氮氧化硅及氧化硅中的任意一种，在本实施例中，所述阻挡层为氮氧化硅。
需要说明的是，所述鳍式场效应晶体管可以为增强型器件或耗尽型器件，所述鳍式场效应晶体管可以为NMOS或PMOS。对于增强型器件而言，源区和漏区的掺杂类型不同于沟道区的掺杂类型，对于耗尽型器件而言，源区和漏区的掺杂类型与沟道区的掺杂类型相同。具体地：对于NMOS增强型器件，源区和漏区的掺杂类型为N型，沟道区的掺杂类型为P型，此时Si衬底的掺杂类型为P型；对于PMOS增强型器件，源区和漏区的掺杂类型为P型，沟道区的掺杂类型为N型，此时Si衬底的掺杂类型为N型；对于NMOS耗尽型器件，源区和漏区的掺杂类型为N型，沟道区的掺杂类型为N型，此时Si衬底的掺杂类型为P型；对于PMOS耗尽型器件，源区和漏区的掺杂类型为P型，沟道区的掺杂类型为P型，此时Si衬底的掺杂类型为N型。其中，P型掺杂离子为B、BF、BF2或In中的任意一种或几种的组合；N型掺杂离子为P或As的任意一种或两种的组合。在本实施例中，优选鳍式场效应晶体管为NMOS增强型器件。
所述Si衬底1的材料至少包括单晶硅，其中，所述Si衬底1为体硅衬底或为绝缘层上硅（SOI）的顶层硅层；所述Si衬底1的掺杂浓度范围为1E15～1E18cm-3，在本实施例中，所述Si衬底1为单晶硅材料的体硅，P型掺杂浓度优选1E17cm-3。
所述栅区域和沟道区71均形成于Si衬底1上表面、且均沿第二方向延伸，同时，所述栅区域和沟道区71沿第一方向交替间隔，其中，所述第一方向为沟道宽度方向，所述第二方向为沟道长度方向，第一方向与第二方向相互垂直。具体地，在本实施例中，在沟道的宽度方向上，栅区域形成于沟道区71的侧面，且栅区域和沟道区71为交替间隔的结构，换言之，一个沟道区71对应两个栅区域，由于沟道区71与栅区域相接触的侧面形成有沟道，因此，一个沟道区的两个侧面各形成有一沟道。
所述源区72和漏区73均沿第一方向延伸，且均形成于Si衬底1上表面，且分别位于栅区域沿第二方向的两侧，同时，分别位于沟道区71沿第二方向的两侧，其中，所述第一方向为沟道宽度方向，所述第二方向为沟道长度方向，第一方向与第二方向相互垂直。具体地，在本实施例中，所述鳍式场效应晶体管形成有沿沟道宽度方向延伸的、分别与栅区域和沟道区71相接触的源区72和漏区73，从而，栅区域沿沟道的长度方向的两侧存在分别与其接触的源区72和漏区73，使得与栅区域底部相接触的Si衬底1表面还形成有沟道，其中，形成于Si衬底表面的沟道与传统MOS器件的沟道类似，漏电流根据传统的MOS工艺可控。
从而，使本发明的鳍式场效应晶体管存在四个沟道，其中，一个沟道区71的两个侧面各形成有一沟道，与该沟道区71分别相接触的两个栅区域下的Si衬底1表面还各形成有一沟道。因此，一方面，与传统的单沟道MOS器件相比较，本发明的结构存在沟道更多，从而提高了工作电流，另一方面，本发明的沟道个数大于传统FinFET结构的三沟道或现有技术中改进的FinFET结构的两沟道，保证了本发明足够的工作电流；进一步，本发明并没有形成在沟道区顶面上的栅极，避免现有技术中顶部栅极与沟道区顶面接触的棱边处造成尖端放电而引发漏电流。
需要说明的是，所述沟道区71、源区72和漏区73均为Si外延填充层，所述Si外延填充层为单晶硅，同时，所述沟道区71、源区72和漏区73均为经掺杂的区域。其中，对增强型器件而言，所述沟道区71的沟道掺杂范围为1E17～1E19cm-3，对耗尽型器件而言，所述沟道区71的沟道掺杂范围为1E18～1E20cm-3；源区72的掺杂浓度范围为1E20～2E21cm-3，漏区73的掺杂浓度范围为1E20～2E21cm-3；进一步，形成的源区和漏区还形成有Ge或C掺杂。
在本实施例中，优选沟道区71为掺B离子的P型掺杂，优选沟道区71的掺杂浓度范围为5E17～5E18cm-3；优选所述源区72和漏区73的掺杂离子为P离子的N型离子，优选所述源区72和漏区73的掺杂浓度范围8E20～1.2E21cm-3。
所述栅区域至少包括第一栅介质层21、多晶硅栅3、侧墙结构5及第二栅介质层22，其中，所述第一栅介质层21形成于Si衬底1上表面，所述多晶硅栅3、侧墙结构5及第二栅介质层22均形成于所述第一栅介质层21上表面，所述侧墙结构5和第二栅介质层22将所述多晶硅栅3的沿第一方向和第二方向的周侧包围；进一步，在本实施例中，所述侧墙结构5形成于所述多晶硅栅3沿第二方向的两侧，所述第二栅介质层22形成于所述多晶硅栅3沿第一方向的两侧。
其中，所述第一栅介质层21的材料为至少包括氧化硅的低介电常数材料或为至少包括HfO2、HfAlO或HfZrO中的一种的高介电常数材料；所述第二栅介质层22的材料为至少包括氧化硅的低介电常数材料或为至少包括HfO2、HfAlO或HfZrO中的一种的高介电常数材料，在本实施例中，所述第一栅介质层21与第二栅介质层22的材料均为氧化硅，但并不局限于此，本发明并未限制所述第一栅介质层的材料与第二栅介质层为相同的材料；所述侧墙结构5的材料至少包括氧化硅、氮化硅及氮氧化硅中的任意一种，在本实施例中，所述侧墙结构5为氮化硅；所述侧墙结构5的厚度范围为5～25nm，在本实施例中，优选所述侧墙结构5的厚度为15nm。
如图1A至图6所示，本发明还提供一种上述鳍式场效应晶体管的制备方法，所述制备方法至少包括以下步骤：
首先执行步骤1），如图6中的步骤S1和图1A至图1C所示，为了图示清晰及方便理解，图1A为俯视图且未显示位于多晶硅栅层上的阻挡层，图1B为图1A沿B-B向的剖视图且显示了位于多晶硅栅层上的阻挡层，图1C为图1A沿C-C向的剖视图且显示了位于多晶硅栅层上的阻挡层。
在步骤1）中，提供依次形成有第一栅介质层21、多晶硅栅层30及阻挡层4的Si衬底1，其中，所述第一栅介质层21覆盖所述Si衬底1表面，所述多晶硅栅层30为沿第一方向延伸的条状结构且覆盖部分第一栅介质层21，其余的被暴露的第一栅介质21层形成于所述多晶硅栅层30沿第二方向的两侧，所述阻挡层4覆盖于所述多晶硅栅层30表面；而后，沿第一方向、且在多晶硅栅层30和阻挡层4的沿第二方向的两侧、同时在部分被暴露的第一栅介质层21上形成侧墙结构5。其中，第一方向为预制备鳍式场效应晶体管的沟道宽度方向，第二方向为预制备鳍式场效应晶体管的沟道长度方向，预制备鳍式场效应晶体管中源区与漏区连线方向为沟道长度方向，沟道宽度方向垂直于沟道长度方向，亦即第一方向与第二方向相互垂直；所述第一栅介质层21的材料为至少包括氧化硅的低介电常数材料或为至少包括HfO2、HfAlO或HfZrO中的一种的高介电常数材料；所述阻挡层4包括硬掩膜或光刻胶，其中硬掩膜包括氮化硅、氮氧化硅及氧化硅中的任意一种；所述Si衬底1的材料至少包括单晶硅，所述Si衬底为体硅衬底或为绝缘层上硅（SOI）的顶层硅层；所述Si衬底1的掺杂浓度范围为1E15～1E18cm-3，对NMOS而言，所述Si衬底1为P型掺杂，其中，P型掺杂离子为B、BF、BF2或In中的任意一种或几种的组合；对于PMOS而言，所述Si衬底1为N型掺杂，其中，N型掺杂离子为P或As的任意一种或两种的组合；所述侧墙结构5的材料至少包括氧化硅、氮化硅及氮氧化硅中的任意一种；所述侧墙结构5的厚度范围为5～25nm。
具体地，在本实施例中，如图6中的步骤S1和图1A至图1C所示，步骤1）为：提供一Si衬底1，为单晶硅材料的体硅，P型掺杂浓度优选1E17cm-3；依次在所述Si衬底1上沉积形成氧化硅材料的第一栅介质层21、多晶硅栅层30及氮氧化硅材料的阻挡层4，其中，所述沉积方法包括物理气相沉积及化学气相沉积，所述化学气相沉积至少包括等离子体增强化学气相沉积（Plasma Enhanced Chemical Vapor Deposition，PECVD)，在本实施例中，所述Si衬底1为体硅，所述沉积方法采用PECVD；而后，沿第一方向刻蚀部分多晶硅栅层30，直至暴露沿第一方向延伸的、且位于多晶硅栅层30和阻挡层4沿第二方向的两侧的第一栅介质层，此时，形成的多晶硅栅层30为沿第一方向延伸的条状结构且覆盖部分第一栅介质层21；之后，在所述多晶硅栅层30沿第二方向的两侧及第一栅介质层21上通过沉积侧墙结构材料及相应的刻蚀工艺，形成沿第一方向延伸的、且在多晶硅栅层30和阻挡层4的沿第二方向的两侧、同时位于部分被暴露的第一栅介质层21上的侧墙结构5，此时，所述侧墙结构5未全部覆盖被暴露的第一栅介质层21，换言之，在侧墙结构5制备完成时，仍存在沿第一方向延伸的、且位于多晶硅栅层30和阻挡层4沿第二方向的两侧的、部分被暴露的第一栅介质层21，在本实施例中，所述侧墙结构5为氮化硅，优选所述侧墙结构5的厚度为15nm。接着执行步骤2）。
在步骤2）中，如图6中的步骤S2和图2A至图2C所示，为了图示清晰及方便理解，图2A为俯视图且未显示位于多晶硅栅上的阻挡层，图2B为图2A沿B-B向的剖视图且显示了位于多晶硅栅上的阻挡层，图2C为图2A沿C-C向的剖视图且显示了位于多晶硅栅上的阻挡层。其中，图2C与图1C基本相同，区别仅在于：图1C中为多晶硅栅层30，而图2C中为多晶硅栅3。
在步骤2）中，沿第二方向刻蚀多晶硅栅层30直至暴露第一栅介质层21，以在多晶硅栅层30上形成沿第二方向延伸的沟槽6，以将所述多晶硅栅层30分割为相互隔离的多晶硅栅3，此时，在被保留的多晶硅栅3的周侧（沿第一方向和第二方向）均暴露有第一栅介质层21，在所述多晶硅栅3沿第一方向的两侧且沿第二方向上，暴露有多晶硅栅3的侧壁。接着执行步骤3）。
在步骤3）中，如图6中的步骤S3和图3A至图3B所示，为了图示清晰及方便理解，图3A为俯视图且未显示位于多晶硅栅上的阻挡层，图3B为图3A沿B-B向的剖视图且显示了位于多晶硅栅上的阻挡层，且在步骤3）中图3A沿C-C向的剖视图与图2C相同，故图3A的沿C-C相的剖视图请参阅图2C。
在步骤3）中，在所述多晶硅栅3沿第一方向的两侧形成沿第二方向延伸的第二栅介质层22，其中，所述多晶硅栅3、第二栅介质层22、侧墙结构5及形成于前述三者之下的第一栅介质层21构成栅区域。
需要说明的是，所述第二栅介质层22的材料为至少包括氧化硅的低介电常数材料或为至少包括HfO2、HfAlO或HfZrO中的一种的高介电常数材料，在步骤3）中通过热氧化生长或沉积及刻蚀形成氧化硅材料的第二栅介质层22，或者在步骤3）中通过沉积及刻蚀形成高介电常数材料的第二栅介质层22，其中，所述高介电常数材料至少包括HfO2、HfAlO或HfZrO，所述沉积方法包括物理气相沉积及化学气相沉积，所述化学气相沉积至少包括PECVD；所述刻蚀至少包括反应离子刻蚀（RIE）、感应耦合等离子体刻蚀（ICP）或高浓度等离子体刻蚀（HDP）。需要进一步说明的是，本发明并未限制所述第一栅介质层的材料与第二栅介质层为相同的材料。
在本实施例中，在600～850℃、通入氧气20～60分钟，使被暴露的多晶硅栅3的侧壁进行热氧化，以在所述多晶硅栅3沿第一方向的两侧形成沿第二方向延伸的氧化硅材料的第二栅介质层22，此时，所述第二栅介质层22也形成在多晶硅栅3沿第一方向的两侧的第一栅介质层21上，同时，在形成第二栅介质层22之后，栅区域的周侧（沿第一方向和第二方向）仍暴露有第一栅介质层21。
需要指出的是，在步骤3）形成第二栅介质层22之前，还包括在H2或D2气氛下进行沟槽6侧壁（即多晶硅栅3沿第一方向的两侧且沿第二方向上的侧壁）的表面处理的步骤，以修复沟槽6侧壁多晶硅栅3表面的缺陷，提高预制备的鳍式场效应晶体管的平整度。接着执行步骤4）。
在步骤4）中，如图6中的步骤S4和图4A至图4C所示，为了图示清晰及方便理解，图4A为俯视图且未显示位于多晶硅栅上的阻挡层，图4B为图4A沿B-B向的剖视图且显示了位于多晶硅栅上的阻挡层，图4C为图4A沿C-C向的剖视图且显示了位于多晶硅栅上的阻挡层。
在步骤4）中，干法刻蚀去除被暴露的第一栅介质层21直至露出所述Si衬底1，以形成相互隔离的栅区域；其中，所述被暴露的第一栅介质层21包括位于沟槽6底部的未形成第二栅介质层22的第一栅介质层21，以及位于侧墙结构5沿第二方向两侧的形成于Si衬底1上的第一栅介质层21，所述干法刻蚀至少包括反应离子刻蚀（RIE）、感应耦合等离子体刻蚀（ICP）或高浓度等离子体刻蚀（HDP），在本实施例中，采用HDP去除被暴露的第一栅介质层21。接着执行步骤5）。
在步骤5）中，如图6中的步骤S5和图5A至图5C所示，为了图示清晰及方便理解，图5A为俯视图且未显示位于多晶硅栅上的阻挡层，图5B为图5A沿B-B向的剖视图且显示了位于多晶硅栅上的阻挡层，图5C为图5A沿C-C向的剖视图且显示了位于多晶硅栅上的阻挡层。
在步骤5）中，在步骤4）获得的结构表面进行Si外延生长，以形成单晶硅材料的Si外延填充层，所述Si外延填充层包括沟道区71、源区72和漏区73，其中，所述沟道区71为填充于所述沟槽6的Si外延填充层，所述源区72和漏区73分别为沿第一方向延伸、且位于栅区域和阻挡层沿第二方向两侧的Si外延填充层。
需要说明的是，形成沟道区71、源区72和漏区73的方法具体如下：
方法I是：所述步骤5）中，进行Si外延生长形成Si外延填充层（包括预制备的沟道区、源区和漏区）的同时进行沟道掺杂，以满足沟道区71的掺杂要求，其中，沟道掺杂的浓度范围为1E17～1E19cm-3；而后分别对预制备源区和漏区的区域（即沿第一方向延伸、且位于栅区域和阻挡层沿第二方向两侧的Si外延填充层）进行离子注入以形成源区72和漏区73，对NMOS而言，源区和漏区注入N型掺杂离子，其中，所述N型掺杂离子为P或As的任意一种或两种的组合，,所述源区72和漏区72的离子注入的剂量范围为1E15～5E15cm-2，所述源区72和漏区72的离子注入的能量范围为10～25KeV；对PMOS而言，源区72和漏区73注入P型掺杂离子，其中，所述P型掺杂离子为B、BF、BF2或In中的任意一种或几种的组合，所述源区72和漏区73的离子注入的剂量范围为1E15～5E15cm-2，所述源区72和漏区73的离子注入的能量范围为4～12KeV；进一步，为降低源漏扩散，通过离子注入形成NMOS或PMOS的源区72和漏区73时，还可以注入Ge或C离子，以形成具有Ge或C掺杂的源区72和漏区73，换言之，NMOS的源区72和漏区73可进行Ge或C离子注入，或者PMOS的源区72和漏区73也可进行Ge或C离子注入，其中，Ge离子的注入的剂量范围为1E14～1E15cm-2，Ge离子的注入能量范围为15～50KeV；C离子的注入的剂量范围为1E14～6E14cm-2，C离子的注入能量范围为5～25KeV。
方法II是：所述步骤5）中，进行Si外延生长形成Si外延填充层（包括预制备的沟道区、源区和漏区）的同时进行沟道掺杂，以满足沟道区71的掺杂要求，其中，沟道掺杂的浓度范围为1E18～1E20cm-3；之后干法刻蚀去除预制备源区和漏区的区域（即沿第一方向延伸、且位于栅区域和阻挡层沿第二方向两侧的Si外延填充层）直至暴露Si衬底1；而后，在该暴露Si衬底1的、预制备源区和漏区的区域再进行单晶硅的Si外延填充层的生长以形成源区72和漏区73，同时，在外延生长该源区72和漏区73的同时进行源漏掺杂，以满足源区72和漏区73的掺杂要求，其中，源漏掺杂的浓度范围为1E20～2E21cm-3；进一步，为降低源漏扩散，还可以在Ge或C的气氛下进行外延生长源区72和漏区73，以形成具有Ge或C掺杂的源区72和漏区73，其中，NMOS或PMOS的源区72和漏区73均可以形成Ge或C掺杂。
需要说明的是，无论采用方法I还是方法II，沟道掺杂的类型若与源区和漏区的掺杂类型的掺杂类型不同则形成增强型器件；沟道掺杂的类型若与源区和漏区的掺杂类型的掺杂类型相同则形成耗尽型器件。具体地：对于NMOS增强型器件，源区和漏区的掺杂类型为N型，沟道区的掺杂类型为P型，此时Si衬底的掺杂类型为P型；对于PMOS增强型器件，源区和漏区的掺杂类型为P型，沟道区的掺杂类型为N型，此时Si衬底的掺杂类型为N型；对于NMOS耗尽型器件，源区和漏区的掺杂类型为N型，沟道区的掺杂类型为N型，此时Si衬底的掺杂类型为P型；对于PMOS耗尽型器件，源区和漏区的掺杂类型为P型，沟道区的掺杂类型为P型，此时Si衬底的掺杂类型为N型；其中，P型掺杂离子为B、BF、BF2或In中的任意一种或几种的组合；N型掺杂离子为P或As的任意一种或两种的组合。
需要指出的是，在本实施例中，采用方法I形成NMOS增强型器件：优选沟道掺杂的浓度范围为5E17～5E18cm-3，沟道掺杂为掺B离子的P型掺杂；优选所述源区72和漏区73为P离子的N型离子注入，优选所述源区72和漏区73的离子注入的剂量范围为2E15～3E15cm-2，优选所述源区72和漏区73的离子注入的能量范围为15～20KeV；同时，在外延填充过程中，所述外延填充层的表面与侧墙结构5的表面位于同一平面；进一步，在其他实施例中，步骤5）还包括在分别形成沟道区71、源区72和漏区73之后去除所述阻挡层4，其中，去除所述阻挡层4的图未进行图示。
本发明通过刻蚀多晶硅栅极层形成多个条状的小面积的沟槽，以将多晶硅栅极层分割为相互隔离的多晶硅栅，而后外延填充各该沟槽形成沟道区，使本发明存在四个沟道分别形成于沟道区与栅区域接触的侧面、以及Si衬底与栅区域接触的上表面。
由于本发明的制备工艺中，刻蚀去除多晶硅栅层形成的沟槽为小面积，同时保留了大面积的多晶硅栅，因此，本发明的制备工艺均在多晶硅栅所在的平面上进行制备的，后续外延填充小面积的沟槽形成沟道区也停止在多晶硅栅的所在平面上，因此本发明的制备工艺始终相当于在平面上进行制备，所以，本发明的制备工艺与平面传统的Si工艺兼容。
从而，与传统的FinFET的制备工艺相比较，本发明的制备工艺完全与传统的平面Si工艺兼容，使本发明的工艺难度降低，节约制作成本；进一步，由于本发明的工艺难度降低，使工艺可控性增强，降低了器件的偏差，有利于器件尺寸减小和器件集成度的提高；而且，由于本发明的结构为与传统的平面Si工艺兼容的刻蚀和外延形成的，因此本发明的结构排列规则，提高了沟道区均匀性，从而保证了本发明的载流子迁移率的提高。
对于背景技术中改进的FinFET结构而言，由于去除了传统的FinFET中位于沟道区顶部的栅极（第一栅极），只保留位于沟道区两侧的两个栅极（第二栅极和第三栅极），使得该改进的FinFET结构也为交替间隔的栅区域（第二栅极和第三栅极）和沟道区，且一个沟道区对应位于其两侧的栅区域（第二栅极和第三栅极），但是，在背景技术中改进的FinFET结构中，栅区域（第二栅极和第三栅极）沿沟道区Fin的长度方向并没有与其相接触的源区及漏区，所述源区及漏区只是连接于沟道区Fin，因此，该改进的FinFET结构只存在两个栅区域，且只存在两个分别位于沟道区侧面的沟道反型层。而在本发明中，不仅形成有沿第一方向交替间隔的栅区域和沟道区，同时还存在四个沟道分别形成于沟道区与栅区域接触的侧面、以及Si衬底与栅区域接触的上表面。
综上所述，本发明的一种鳍式场效应晶体管及其制备方法，通过刻蚀多晶硅栅极层形成多个条状的小面积的沟槽，以将多晶硅栅极层分割为相互隔离的多晶硅栅，而后外延填充各该沟槽形成沟道区，形成本发明沿沟道宽度方向交替间隔的栅区域和沟道区，同时，使本发明存在四个沟道分别形成于沟道区与栅区域接触的侧面、以及Si衬底与栅区域接触的上表面。一方面，与传统的单沟道MOS器件相比较本发明的结构存在沟道更多，从而提高了工作电流，另一方面，本发明的沟道个数大于传统FinFET结构的三沟道或现有技术中改进的FinFET结构的两沟道，保证了本发明足够的工作电流；进一步，本发明并没有形成在沟道区顶面上的栅极，避免现有技术中顶部栅极与沟道区顶面接触的棱边处造成尖端放电而引发漏电流；同时，与传统的FinFET的制备工艺相比较，本发明的制备工艺完全与传统的平面Si工艺兼容，使本发明的工艺难度降低，节约制作成本；进一步，由于本发明的工艺难度降低，使工艺可控性增强，降低了器件的偏差，有利于器件尺寸减小和器件集成度的提高；而且，由于本发明的结构为与传统的平面Si工艺兼容的刻蚀和外延形成的，因此本发明的结构排列规则，提高了沟道区均匀性，从而保证了本发明的载流子迁移率的提高。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (12)
1.一种鳍式场效应晶体管的制备方法，其特征在于，所述制备方法至少包括以下步骤：
1）提供依次形成有第一栅介质层、多晶硅栅层及阻挡层的Si衬底，其中，所述第一栅介质层覆盖所述Si衬底表面，所述多晶硅栅层为沿第一方向延伸的条状结构且覆盖部分第一栅介质层，其余的被暴露的第一栅介质层形成于所述多晶硅栅层沿第二方向的两侧，所述阻挡层覆盖于所述多晶硅栅层表面，而后，沿第一方向、且在多晶硅栅层和阻挡层的沿第二方向的两侧及部分被暴露的第一栅介质层上形成侧墙结构，其中，第一方向与第二方向相互垂直；
2）沿第二方向刻蚀多晶硅栅层直至暴露第一栅介质层，以在多晶硅栅层上形成沿第二方向延伸的沟槽，以将所述多晶硅栅层分割为相互隔离的多晶硅栅；
3）在所述多晶硅栅沿第一方向的两侧形成沿第二方向延伸的第二栅介质层，其中，所述多晶硅栅、第二栅介质层、侧墙结构及形成于前述三者之下的第一栅介质层构成栅区域；
4）刻蚀去除被暴露的第一栅介质层直至露出所述Si衬底，以形成相互隔离的栅区域；
5）在步骤4）获得的结构表面进行Si外延生长，以形成Si外延填充层，所述Si外延填充层包括沟道区、源区和漏区，其中，所述沟道区为填充于所述沟槽的Si外延填充层，所述源区和漏区分别为沿第一方向延伸、且位于栅区域和阻挡层沿第二方向两侧的Si外延填充层。
2.根据权利要求1所述的鳍式场效应晶体管的制备方法，其特征在于：所述侧墙结构的材料至少包括氧化硅、氮化硅及氮氧化硅中的一种；所述阻挡层包括硬掩膜或光刻胶，其中硬掩膜包括氮化硅、氮氧化硅及氧化硅中的一种；所述第一栅介质层的材料为至少包括氧化硅的低介电常数材料或为至少包括HfO2、HfAlO或HfZrO中的一种的高介电常数材料；所述第二栅介质层的材料为至少包括氧化硅的低介电常数材料或为至少包括HfO2、HfAlO或HfZrO中的一种的高介电常数材料。
3.根据权利要求2所述的鳍式场效应晶体管的制备方法，其特征在于：步骤3）中通过热氧化生长或沉积形成氧化硅材料的第二栅介质层，或者步骤3）中通过沉积形成高介电常数材料的第二栅介质层，其中，所述高介电常数材料至少包括HfO2、HfAlO或HfZrO。
4.根据权利要求1所述的鳍式场效应晶体管的制备方法，其特征在于：在步骤3）形成第二栅介质层之前，还包括在H2或D2气氛下进行沟槽侧壁的表面处理步骤，以修复沟槽侧壁多晶硅栅表面的缺陷，提高预制备的鳍式场效应晶体管的平整度。
5.根据权利要求1所述的鳍式场效应晶体管的制备方法，其特征在于：所述步骤5）中，进行Si外延生长的同时进行沟道掺杂，而后分别对预制备源区和漏区的区域进行离子注入以形成源区和漏区。
6.根据权利要求1所述的鳍式场效应晶体管的制备方法，其特征在于：所述步骤5）中，进行Si外延生长的同时进行沟道掺杂；之后干法刻蚀去除预制备源区和漏区的区域直至暴露Si衬底；而后在预制备源区和漏区的区域进行Si外延填充层的生长以形成源区和漏区，其中，外延生长过程中进行源漏掺杂。
7.根据权利要求5或6所述的鳍式场效应晶体管的制备方法，其特征在于：所述步骤5）中形成的源区和漏区还形成有Ge或C掺杂。
8.根据权利要求1所述的鳍式场效应晶体管的制备方法，其特征在于：所述Si外延填充层和Si衬底均为单晶硅；所述Si衬底为体硅衬底或为绝缘层上硅的顶层硅层。
9.一种鳍式场效应晶体管，其特征在于，所述鳍式场效应晶体管至少包括：
Si衬底；
形成于Si衬底上表面、沿第二方向延伸、且沿第一方向交替间隔的栅区域和沟道区，其中，第一方向与第二方向相互垂直；
形成于Si衬底上表面、沿第一方向延伸、且位于栅区域和沟道区沿第二方向两侧的源区和漏区；
其中，沟道形成于沟道区与栅区域接触的侧面、以及Si衬底与栅区域接触的上表面。
10.根据权利要求9所述的鳍式场效应晶体管，其特征在于：所述栅区域至少包括第一栅介质层、多晶硅栅、侧墙结构及第二栅介质层，其中，所述第一栅介质层形成于Si衬底上表面，所述多晶硅栅、侧墙结构及第二栅介质层均形成于所述第一栅介质层上表面，所述侧墙结构和第二栅介质层将所述多晶硅栅的周侧包围。
11.根据权利要求10所述的鳍式场效应晶体管，其特征在于：所述侧墙结构形成于所述多晶硅栅沿第二方向的两侧，所述第二栅介质层形成于所述多晶硅栅沿第一方向的两侧。
12.根据权利要求9所述的鳍式场效应晶体管，其特征在于：所述沟道区、源区和漏区均为Si外延填充层，所述Si外延填充层为单晶硅。
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