CN104579295A - 时钟动态切换电路及方法 - Google Patents

Abstract

本发明公开了一种时钟动态切换电路，包括：对时钟选择信号在第二时钟信号的时钟域中进行时序的预同步处理，得到预同步的时钟选择信号的预同步模块；将预同步的时钟选择信号在第一时钟信号的时钟域中进行同步处理，得到第一时钟选择信号的第一同步模块；将所述第一时钟选择信号在所述第二时钟信号的时钟域中进行同步处理，得到第二时钟选择信号的第二同步模块；将第一、第二时钟选择信号作为门控使能信号，对所述第一、第二时钟信号进行门控处理，输出时钟切换信号的门控选择模块。另外，本发明还公开了一种时钟动态切换方法。本发明电路稳定，可以实现两个时钟信号的自由切换，确保任意时刻输出的时钟信号都是其中的一路输入时钟信号。

Description

时钟动态切换电路及方法

技术领域

本发明涉及时钟信号切换，特别涉及时钟动态切换电路和时钟动态切换方法。

背景技术

随着SOC(System-on-a-Chip)技术的发展，SOC可以有效地降低电子信息***产品的开发成本，缩短开发周期，提高产品的竞争力，是未来工业界将采用的最主要的产品开发方式。集成电路设计从晶体管的集成发展到逻辑门的集成，现在又发展到IP的集成，SOC技术中使用多时钟域的情况越来越多。由于每路时钟的频率并非都会相同，并且时钟选择信号并非都会同步，因此，很容易在切换的过程中造成最终输出时钟存在毛刺以及时钟周期变小的问题，进而影响整个***的稳定性。

时钟动态切换是指两个时钟源由一个选择信号选择去驱动一个时钟网络。现有技术中，如图1所示，其中，输入信号包括第一时钟信号Clk1、第二时钟信号Clk2，以及时钟选择信号Switch，输出信号为时钟切换信号ClkOut。Switch继续参照图2，当时钟选择信号Switch在第一时钟信号Clk的时钟域中输出的时钟切换信号ClkOut，在其上升沿之后快速的变为0，这样，在完成时钟的切换后，时钟切换信号ClkOut形成一个毛刺。由于时钟偏移(Clock Skew)或者时钟是异步的时钟，在频繁的切换过程中产生了毛刺，该毛刺对于项目设计可能是致命的：它会导致时钟同步的失败，数据的丢失、***进入亚稳态，甚至会使整个同步***的功能失败。

发明内容

针对现有技术存在的上述缺陷，本发明提出一了种能够避免毛刺产生的时钟切换电路，以实现两个时钟的自由切换。该电路非常稳定，能够保证任意时刻输出的时钟都是其中的一路输入时钟。

为此，根据本发明的一个方面，本发明提供了一种时钟动态切换电路，包括：第一时钟信号Clk1、第二时钟信号Clk2以及时钟选择信号Switch的信号输入端，和时钟切换信号ClkOut的信号输出端，在所述信号输入端和所述信号输出端之间布置有：

预同步模块，设置为对所述时钟选择信号Switch在所述第二时钟信号Clk2的时钟域中进行时序的预同步处理，得到预同步的时钟选择信号A；

第一同步模块，设置为将所述预同步时钟选择信号A在所述第一时钟信号Clk1的时钟域中进行同步处理，得到第一时钟选择信号Switch_inClk1；

第二同步模块，设置为将所述第一时钟选择信号Switch_inClk1在所述第二时钟信号Clk2的时钟域中进行同步处理，得到中间信号C，并将所述中间信号C与所述预同步的时钟选择信号A进行组合逻辑处理，得到第二时钟选择信号Switch_inClk2；

门控选择模块，设置为将所述第一时钟选择信号Switch_inClk1和所述第二时钟选择信号Switch_inClk2作为门控使能信号，对所述第一时钟信号Clk1和所述第二时钟信号Clk2进行门控处理，并对门控处理后的第一和第二门控处理信号D、E组合以输出时钟切换信号ClkOut。

本发明的有益效果是：提供了一种防毛刺的时钟动态切换电路非常稳定，通过此电路，以实现两个时钟的自由切换，避免了毛刺产生，能够保证任意时刻输出的时钟都是其中的一路输入时钟。

在一些实施方式中，第一同步模块，第一同步模块设置为将所述预同步时钟选择信号A在所述第一时钟信号Clk1的时钟域中进行两级同步处理。

通过上述两级同步处理后的信号更加精确，确保了时钟切换时无毛刺产生。

在一些实施方式中，第二同步模块，将所述第一时钟选择信号Switch_inClk1在所述第二时钟信号Clk2的时钟域中进行两级同步处理。

通过上述两级同步处理后的信号更加精确，确保了时钟切换时无毛刺产生。

在一些实施方式中，预同步模块包括D触发器和锁存器，所述D触发器配置成：对所述时钟选择信号Switch在所述第二时钟信号Clk2的时钟域中进行采集，得到初始采集信号O；所述锁存器配置成：锁存所述初始采集信号O的高电平信号，得到所述预同步时钟选择信号A。

在一些实施方式中，第一同步模块包括D触发器和锁存器，所述D触发器配置成：对所述预同步时钟选择信号A在所述第一时钟信号Clk1的时钟域中进行采集，得到第一采集信号B；

所述锁存器配置成：锁存第一采集信号B的高电平信号，得到第一时钟选择信号Switch_inClk1。

在一些实施方式中，第二同步模块包括D触发器、锁存器以及或门电路，

所述D触发器配置成：对所述第一时钟选择信号Switch_inClk1在所述第二时钟信号Clk2的时钟域中进行采集，得到第二采集信号F；

所述锁存器配置成：锁存所述第二采集信号F的高电平信号，得到所述中间信号C；

所述或门电路配置成：将所述中间信号C和所述预同步时钟选择信号A进行或处理，得到第二时钟选择信号Switch_inClk2。

在一些实施方式中，所述D触发器的个数为两个，以实现两次采集。

在一些实施方式中，门控选择模块，包括第一与门电路、第二与门电路和或门电路，

所述第一与门电路设置成：将所述第一时钟选择信号Switch_inClk1作为门控使能信号，对所述第一时钟信号Clk1进行与处理，得到第一门控处理信号D；

所述第二与门电路设置成：通过非门将所述第二时钟选择信号Switch_inClk2作为门控使能信号，对所述第二时钟信号Clk2进行与处理，得到第二门控处理信号E；

所述或门电路设置成：将所述第一门控处理信号D和第二门控信号E进行或处理，得到所述时钟切换信号ClkOut。

根据本发明的另一个方面，本发明提出了一种用于时钟动态切换电路中的初始时钟选择信号Switch第一时钟信号Clk1和第二时钟信号Clk2的时钟动态切换方法，包括：

(1)对所述时钟选择信号Switch在所述第二时钟信号Clk2的时钟域中进行时序的预同步处理，得到预同步的时钟选择信号A；

(2)将所述预同步时钟选择信号A在所述第一时钟信号Clk1的时钟域中进行同步处理，得到第一时钟选择信号Switch_inClk1；

(3)将所述第一时钟选择信号Switch_inClk1在所述第二时钟信号Clk2的时钟域中进行同步处理，得到中间信号C，并将所述中间信号C与所述预同步的时钟选择信号A进行组合逻辑处理，得到第二时钟选择信号Switch_inClk2；

(4)将所述第一时钟选择信号Switch_inClk1和所述第二时钟选择信号Switch_inClk2作为门控使能信号，对所述第一时钟信号Clk1和所述第二时钟信号Clk2进行门控处理，并对门控处理后的第一和第二门控处理信号D、E组合以输出时钟切换信号ClkOut。

在一些实施方式中，同步处理为两级同步处理。

本发明提供的一种防毛刺的时钟动态切换方法，实现了两个时钟的自由切换，避免了毛刺产生，能够保证任意时刻输出的时钟都是其中的一路输入时钟。

附图说明

图1是现有技术中的时钟切换电路的示意图；

图2是图1中的时钟动态切换电路的时序图；

图3是根据本发明一实施方式的时钟切换电路的电路框图；

图4是根据本发明一实施方式的时钟切换电路的结构图；

图5是根据本发明一实施方式的时钟切换电路的时序图。

具体实施方式

下面结合附图对本发明作进一步详细的说明。

图3示意性地显示了根据本发明的一实施方式的一种时钟切换电路框图。如图3所示，本发明提供的电路，主要包括：预同步模块、第一时钟信号Clk1同步模块、第二时钟信号Clk2同步模块和门控选择模块，其中：

预同步模块，用于对时钟选择信号Switch在第二时钟信号Clk2时钟域中进行时序的同步处理，得到预同步时钟选择信号；

第一时钟信号Clk1同步模块，即：第一同步模块，用于将预同步时钟选择信号在第一时钟信号Clk1时钟域下进行同步处理；

第二时钟信号Clk2同步模块，即：第二同步模块，用于将第一时钟信号Clk1时钟域同步后的第一时钟选择信号Switch_inClk1，在第二时钟信号Clk2时钟域下进行同步，并与预同步时钟选择信号A进行组合逻辑处理；

门控选择模块，用于将第一时钟选择信号Switch_inClk1和第二时钟选择信号Switch_inClk2作为门控使能信号，对第一时钟信号Clk1和第二时钟信号Clk2进行门控处理，并对门控处理后的第一和第二门控处理信号组合以输出时钟切换信号ClkOut。

图4示意性地显示了图3中的时钟切换电路的详细结构图，如图4所示，本发明的电路主要包括：第一时钟信号Clk1、第二时钟信号Clk2以及时钟选择信号Switch的信号输入端，和时钟切换信号ClkOut的信号输出端，在所述信号输入端和所述信号输出端之间布置有：

包括1个D触发器和1个锁存器的预同步模块，包括2个D触发器和1个锁存器的第一时钟信号Clk1同步模块，包括2个D触发器、1个锁存器和1个或门电路的第二时钟信号Clk2同步模块，以及包括2个与门电路(其中一个与门电路的输入端是1个非门电路)和1个或门电路的门控选择模块。

在实际运行过程中：

时钟选择信号Switch通过信号输入端输入，然后通过预同步模块在第二时钟信号Clk2的时钟域中经过D触发器进行信号采集，得到初始采集信号O，锁存器锁存初始采集信号O的高电平信号，得到所述预同步的时钟选择信号A；

接着，上述预同步的时钟选择信号A通过第一时钟信号Clk1同步模块在第一时钟信号Clk1的时钟域中经过2个D触发器进行两次信号采集，得到第一采集信号B；锁存器锁存上述第一采集信号B的高电平信号，得到第一时钟选择信号Switch_inClk1；

然后，上述第一时钟选择信号Switch_inClk1通过第二时钟信号Clk2同步模块在所述第二时钟信号Clk2的时钟域中经过2个D触发器进行两次信号采集，得到第二采集信号F；锁存器锁存所述第二采集信号F的高电平信号，得到所述中间信号C；将上述中间信号C和所述预同步时钟选择信号A经过或门电路进行或处理，得到所述第二时钟选择信号Switch_inClk2；

在门控选择模块中，上述第一时钟选择信号Switch_inClk1作为门控使能信号，与第一时钟信号Clk1进入与门电路进行与处理，得到第一门控处理信号D；上述第二时钟选择信号Switch_inClk2进入非门电路进行非处理，得到的信号作为门控使能信号，再与第二时钟信号Clk2进入与门电路，进行与处理，得到第二门控处理信号E；所述第一门控处理信号D和第二门控信号E进入或门电路，进行或处理，得到所述时钟切换信号ClkOut。

本发明提供的电路和切换方法实现两个时钟的自由切换，避免了毛刺产生，能够保证任意时刻输出的时钟都是其中的一路输入时钟。

图5示意性地显示了本发明一实施方式的一种防毛刺时钟切换电路的时序图，其中：

初始时刻，时钟选择信号Switch为0；

T0时刻，时钟选择信号Switch由0跳变为1，时钟选择信号Switch开始进入预同步模块中的D触发器；

T1时刻，时钟选择信号Switch完成经过预同步模块中的D触发器，得到的初始采集信号O进入预同步模块的锁存器；

在T2时刻，初始采集信号O进入预同步模块的锁存器，得到预同步时钟选择信号A，此时预同步信号A由0跳变为1，A信号进入第一时钟信号Clk1同步模块，此模块的时钟域为第一时钟信号Clk1，进入两级D触发器；

在T3时刻,上述完成经过两级D触发器后得到第一采集信号B，此时第一采集信号B跳变为1，随后，第一采集信号B进入一个锁存器；

在T4时刻，得到第一时钟信号Clk1第一时钟选择信号Switch_inClk1，此时，第一时钟选择信号Switch_inClk1跳变为1；

在T5时刻，得到中间信号C，此时中间信号C跳变为1，随后，C信号与A信号进入或门；而在T2时刻第二时钟信号Clk2第二时钟选择信号Switch_inClk2跳变为1，随着时钟选择信号Switch跳变为0，在T5时刻，中间信号C与预同步时钟选择信号A经过或门；

在T8时刻，随着时钟选择信号Switch跳变为0，第一时钟选择信号Switch_inClk1跳变为0。第一采集信号B经过锁存器后，同时进入第二时钟信号Clk2同步模块，此模块的时钟域为第二时钟信号Clk2,经过两级D触发器后以及一个第二时钟信号Clk2高电平锁存的锁存器后；

在T9时刻第二时钟选择信号Switch_inClk2跳变为0。从门控选择模块电路可以看出，当第一时钟选择信号Switch_inClk1为1时，选择第一时钟信号Clk1作为输出时钟切换信号ClkOut；当第二时钟选择信号Switch_inClk2为0时，选择第二时钟信号Clk2作为输出时钟切换信号ClkOut。

从图5的时序图中可以看出，本发明提供的电路，以实现Clk1和Clk2这两个时钟的自由切换，避免了毛刺产生，能够保证任意时刻输出的时钟都是其中的一路输入时钟。

值得注意的是，以上所述仅为本发明的较佳实施例，并非因此限定本发明的专利保护范围，本发明还可以对上述各种模块进行附加地改进，或者是采用技术等同物进行替换，例如：增加进一步优化的其他模块等等。故凡运用本发明的说明书及图示内容所作的等效结构变化，或直接或间接运用于其他相关技术领域均同理皆包含于本发明所涵盖的范围内。

Claims (10)

1.一种时钟动态切换电路，包括：第一时钟信号(Clk1)、第二时钟信号(Clk2)以及时钟选择信号(Switch)的信号输入端，和时钟切换信号(ClkOut)的信号输出端，在所述信号输入端和所述信号输出端之间布置有：

预同步模块，设置为对所述时钟选择信号(Switch)在所述第二时钟信号(Clk2)的时钟域中进行时序的预同步处理，得到预同步的时钟选择信号(A)；

第一同步模块，设置为将所述预同步的时钟选择信号(A)在所述第一时钟信号(Clk1)的时钟域中进行同步处理，得到第一时钟选择信号(Switch_inClk1)；

第二同步模块，设置为将所述第一时钟选择信号(Switch_inClk1)在所述第二时钟信号(Clk2)的时钟域中进行同步处理，得到中间信号(C)，并将所述中间信号(C)与所述预同步的时钟选择信号(A)进行组合逻辑处理，得到第二时钟选择信号(Switch_inClk2)；

门控选择模块，设置为将所述第一时钟选择信号(Switch_inClk1)和所述第二时钟选择信号(Switch_inClk2)作为门控使能信号，对所述第一时钟信号(Clk1)和所述第二时钟信号(Clk2)进行门控处理，并对门控处理后的第一和第二门控处理信号(D、E)组合以输出时钟切换信号(ClkOut)。

2.根据权利要求1所述的时钟动态切换电路，其中，所述第一同步模块设置为将所述预同步的时钟选择信号(A)在所述第一时钟信号(Clk1)的时钟域中进行两级同步处理。

3.根据权利要求1所述的时钟动态切换电路，其中，所述第二同步模块设置为将所述第一时钟选择信号(Switch_inClk1)在所述第二时钟信号(Clk2)的时钟域中进行两级同步处理。

4.根据权利要求1所述的时钟动态切换电路，其中，所述预同步模块包括D触发器和锁存器，

所述D触发器配置成：对所述时钟选择信号(Switch)在所述第二时钟信号(Clk2)的时钟域中进行采集，得到初始采集信号(O)；

所述锁存器配置成：锁存所述初始采集信号(O)的高电平信号，得到所述预同步的时钟选择信号(A)。

5.根据权利要求1所述的时钟动态切换电路，其中，所述第一同步模块包括D触发器和锁存器，

所述D触发器配置成：对所述预同步的时钟选择信号(A)在所述第一时钟信号(Clk1)的时钟域中进行采集，得到第一采集信号(B)；

所述锁存器配置成：锁存所述第一采集信号(B)的高电平信号，得到所述第一时钟选择信号(Switch_inClk1)。

6.根据权利要求1所述的时钟动态切换电路，其中，所述第二同步模块包括D触发器、锁存器以及或门电路，

所述D触发器配置成：对所述第一时钟选择信号(Switch_inClk1)在所述第二时钟信号(Clk2)的时钟域中进行采集，得到第二采集信号(F)；

所述锁存器配置成：锁存所述第二采集信号(F)的高电平信号，得到所述中间信号(C)；

所述或门电路配置成：将所述中间信号(C)和所述预同步时钟选择信号(A)进行或处理，得到所述第二时钟选择信号(Switch_inClk2)。

7.根据权利要求5或6所述的时钟动态切换电路，其中，所述D触发器的个数为两个，以实现两次采集。

8.根据权利要求1所述的时钟动态切换电路，其中，所述门控选择模块包括第一与门电路、第二与门电路以及或门电路，

所述第一与门电路设置成：将所述第一时钟选择信号(Switch_inClk1)作为门控使能信号，对所述第一时钟信号(Clk1)进行与处理，得到第一门控处理信号(D)；

所述第二与门电路设置成：将所述第二时钟选择信号(Switch_inClk2)作为门控使能信号，对所述第二时钟信号(Clk2)进行与处理，得到第二门控处理信号(E)；

所述或门电路设置成：将所述第一门控处理信号(D)和第二门控信号(E)进行或处理，得到所述时钟切换信号(ClkOut)。

9.一种基于时钟选择信号(Switch)对第一时钟信号(Clk1)和第二时钟信号(Clk2)动态切换方法，包括：

(1)对所述时钟选择信号(Switch)在所述第二时钟信号(Clk2)的时钟域中进行时序的预同步处理，得到预同步的时钟选择信号(A)；

(2)将所述预同步的时钟选择信号(A)在所述第一时钟信号(Clk1)的时钟域中进行同步处理，得到第一时钟选择信号(Switch_inClk1)；

(3)将所述第一时钟选择信号(Switch_inClk1)在所述第二时钟信号(Clk2)的时钟域中进行同步处理，得到中间信号(C)，并将所述中间信号(C)与所述预同步的时钟选择信号(A)进行组合逻辑处理，得到第二时钟选择信号(Switch_inClk2)；

(4)将所述第一时钟选择信号(Switch_inClk1)和所述第二时钟选择信号(Switch_inClk2)作为门控使能信号，对所述第一时钟信号(Clk1)和所述第二时钟信号(Clk2)进行门控处理，并对门控处理后的第一和第二门控处理信号(D、E)组合以输出时钟切换信号(ClkOut)。

10.根据权利要求9所述的方法，其中，所述步骤(2)和/或步骤(3)中的同步处理为两级同步处理。