CN104569780A - 一种基于fpga的测试装置 - Google Patents

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Abstract

本发明公开了一种基于FPGA的测试装置，创新性地使用FPGA电路以及输出输入标准及模式的可调性设计出相应的测试装置，代替了现行测量设备相应电子线路。不但极大提高了性能同时也极大地降低了线路功耗，关键设计的物理尺寸及成本。另外，还创新性地使用FPGA的高速数据传输性能将大量测试数据高速传输到直接与被测元件连接的器件上，解决了关键设计微型化瓶颈之一。进一步地，将直流及低速性能测式的相关电路与高速测试电路完全分离,在实施各自测试时才与被测元件相接使两电路互不影响,而在需要共同连接在一起做相应测试时也能将其连接在一起。因此大大降低了功耗，物理尺寸及成本，具有很好的市场推广应用前景。

Description

一种基于FPGA的测试装置
技术领域
本发明涉及电子测试技术领域，更具体地，涉及一种基于FPGA的测试装置。 
背景技术
集成电路测试设备包括用于驱动被测元件及接收被测元件输出信号的电路。现有技术中是用专门设计的特殊电子器件来实现的。其具有以下缺点：
1、因是为这一用途专门设计及制造，其用量较少，故设计和制造成本极高；
2、因其驱动及接收电压是连续可控调的，所以要达到高速十分困难，而且由于功耗很大，从而因散热问题无法微型化。
另外，现有技术中用以做调节每个通道时序的可控延迟电路是用的***元件，这也使得微型化无法实现。而且， 现有技术中，高速与低速测试电路之间没有得到有效分离使得低速电路加重了高速电路的驱动及接收负载，这也是降低功率及微型化的重大瓶颈。现有技术中，为了达到高速测试，储存测试数据是使用极其高速的SRAM，但其缺点是价格极昂贵而且容量小。
有鉴于此，现有技术有待改进和提高。 
发明内容
鉴于现有技术的不足，本发明目的在于提供一种基于FPGA的测试装置。旨在解决现有技术的集成电路测试设备存在的功率过大，微型化困难、制造成本高等问题。
本发明的技术方案如下：
一种基于FPGA的测试装置，用于对被测元件的电子元件性能进行测试，FPGA（Field－Programmable Gate Array），即现场可编程门阵列目前的应用都是与固定的电路器件固定连接去完成一种所需功能，而不是用以与不同电路器件连接去测试与之连接的各种不同的电路器件。
这里所述用于测试装置的FPGA是通过随时可调换的连接装置与不同的电路器件连接并根据被测量元件的电路以及输入输出标准,延时和模式等等相应改动FPGA电路以及输入输出标准，延时及模式等等来配合以达到测试与之连接的电路器件的目的。
所述的基于FPGA的测试装置，其中，所述FPGA电路还包括一由FPGA输入输出所带的可调延迟线路。
所述的基于FPGA的测试装置，其中，所述FPGA电路与被测元件直接连接。
所述的基于FPGA的测试装置，其中，所述FPGA电路与测试***控制器及使用DDR内存的测试数据内存连接，所述测试数据内存通过高速SERDES传输方式将测试数据传至所述FPGA电路用于测试被测元件。DDR 内存的高速度高容量及低成本解决了使用传统高速SRAM的不足。而对于DDR内存每次要读取多字节的局限性只要在产生测试数据时考虑照顾到这点就可避免受到影响。
所述的基于FPGA的测试装置，其中所述FPGA电路用XILINX及ALTERA公司生产系的FPGA其他厂家元件也可以使用。
所述的基于FPGA的测试装置，其特征在于，所述FPGA电路接收测试数据是通过20 个速率达4到25G（最高可到25G）的SERDES从1接收,并分成多个不同速率的通道并各自通过FIFO做数据时序同步，然后分别送至不同输入输出标准及模式的端口，用以做驱动数据或做接收数据的对比数据。
所述的基于FPGA的测试装置，其特征在于，所述FPGA电路根据被测量元件的电路以及输入输出标准,时间延迟和模式随时改动FPGA电路，电路延迟以及输入输出标准，时间延迟及模式来配合被测电路器件以达到测试被测电路器件的目的。
所述的基于FPGA的测试装置，其中，还包括高速测试线路或低速测试线路；所述高速测试线路与低速测试线路通过测试针及特殊连接装置分别不同时间连接到被测元件线路板的接触点上从而使得高速测试线路与低速测试线路与被测元件分别在不同时间连接进行高速测试及低速测试以到达各自线路完全分离。
所述的基于FPGA的测试装置，其中，还包括高速测试线路和低速测试线路；低速测试线路的测试针接到被测元件线路板的接触点上，高速测试线路的测试针接到低速测试线路的主板的背面的接触点上，从而使得低速测试线路与高速测试线路及被测元件同时连接进行所需的测试。
本发明的基于FPGA的测试装置，创新性地使用FPGA电路以及输出输入标准，时间延迟及模式的可调性设计出相应的测试装置，代替了现行测量设备相应电子线路。不但极大提高了性能及集成度同时也极大地降低了线路功耗，关键设计的物理尺寸及成本。另外，还创新性地使用FPGA的高速数据传输性能将大量测试数据高速传输到直接与被测元件连接的器件上，从而解决了关键设计微型化瓶颈之一。
本发明创造性地设计了无需人工编译便随时可改变FPGA的电路以及输入输出标准及模式的控制方法，此方法根据被测试元件电路以及所需的输入输出标准及模式直接将FPGA的设置数据里相应数据改成所需数值，再用此设置数据将FPGA重新设置从而使FPGA电路以及输入输出标准及模式快速改变到与被测元件相配的所需值。
本发明创新性地将直流及低速性能测式的相关电路与高速测试电路完全分离,在实施各自测试时才与被测元件相接使两电路互不影响的测试方法使得高速测试负载大幅度降低,而在需要共同连接在一起做相应测试时也能将其连接在一起。因此大大降低了功耗，物理尺寸及成本，具有很好的市场推广应用前景。
附图说明
图1为本发明测试装置的第一实施例的测试示意图。
图2为本发明测试装置的第一实施例中基于FPGA的测试装置的示意图。
图3为本发明的基于FPGA的测试装置的实施例中高速测试线路连接进行高速测试的示意图。
图4为本发明的基于FPGA的测试装置的实施例中低速测试线路连接进行低速测试的示意图。
图5为本发明的基于FPGA的测试装置的实施例中高速测试线路和低速测试线路组合使用的示意图。 
具体实施方式
本发明提供一种基于FPGA的测试装置，为使本发明的目的、技术方案及效果更加清楚、明确，以下对本发明进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
FPGA （Field－Programmable Gate Array现场可编程门阵列）的正常应用是将其安装在在固定的线路板上,与其相接的线路元件都是固定的。FPGA的输入输出标准及模式根据与其相接的元件性能标准设定，不需要也不会随时改动。
本发明利用了FPGA其电路可根据不同被测元件的需求而改变以及其线路，输入输出各项标准，时间延时及模式可被设置到绝大部分现行使用的集成电路的相应各项标准及模式这一特点，用来测试各种集成电路。本发明公开的基于FPGA的测试装置根据被测量元件的电路以及输入输出标准，时间延迟及模式随时改动FPGA的电路以及输入输出标准，时间延时及模式(包括FPGA输入输出所带的可调延迟线路)来配合以达到测试的目的。因为目前没有用户如此使用FPGA，所以FPGA生产厂商并没有提供随时改动FPGA的输入输出标准及模式的相关软件提供给用户。因此，本发明创造性地设计了无需人工编译便随时可改变FPGA的电路以及输入输出标准及模式的控制方法，此方法根据被测试元件电路以及所需的输入输出标准及模式直接将FPGA的设置数据里相应数据改成所需数值，再用此设置数据将FPGA重新设置从而使FPGA电路以及输入输出标准及模式快速改变到与被测元件相配的所需值。这样使用FPGA就能设计出电路代替目前测试设备所使用的相应的测试电子线路。具体方法是预先用对比不同电路设置文件的方法，将所有需要改变的电路（包括其他性能参数等等的任何其他改变）在相关设置文件中相应的变化数据找出并造成数据库A存档，在实际***运行中，用一’’控制处理器将当时需要改变的电路（或其他改变）的相关变化数据从数据库A中寻出并将此变化数据导入目前使用设置文件再用此改变了的设置文件设置FPGA以达到所需的电路改变（或其他改变）。
请参阅图1，其为本发明的基于FPGA的测试装置的第一实施例的测试示意图。其中，所述基于FPGA的测试装置200分别连接测试***控制器及测试数据内存100,用户界面PC 400和被测元件300，其中，所述100中的测试数据内存采用DDR内存作为测试数据内存以达到高速度高容量及低成本的效果，所述100中***控制器是控制测试***各种功能的设置运行以及提供测试数据到前置线路通过前置线路(用FPGA)测试被测元件。测试数据传输是通过20个4G速率(最高能达25G)的SERDES（图中用20 of 4G SERDES表示）送到基于FPGA的测试装置并通过基于FPGA的测试装置直接测试被测元件，这是发明的关键所在之一。图中用户界面PC 400与100 通过PCIE界面连接并通过USB界面与200连接以达到用户对***的总控及测试数据，控制数据和测试结果数据等的读取与下载。
请一并参阅图2，其为本发明的基于FPGA的测试装置的第一实施例中基于FPGA的测试装置的FPGA (XILINX 型号XC7K325T)示意图。其为本发明的重点，在本实施例中是用XILINX的的FPGA。测试数据是用20个速率达4G的SERDES从100接收,然后分成多个不同速率的通道并各自通过FIFO做数据时序同步再分别送至不同输入输出标准及模式的端口，用以做驱动数据或做接收数据的对比数据,如图中的XOR用以对比,其输出C1至C6是对比结果，如与接收数据对比不同将产生1，然后经过OR后输出至测试***控制器使其停止测试并读回相关测试不通过数据，如错误发生地址及C1至C6值。测试***前置线路不是固定的而是可以根据不同被测元件而变化，比如如果被测元件DUT内用的是DDR2，测试***前置线路图中的DDR3控制器就会被设置成DDR2控制器，如此等等。
STM32 MCU 是用以快速现时设置XC7K325T以达到现时改变XC7K325T内部线路等等。STM32 MCU是通过LOCAL BUS并行设置方式对XC7K325T进行高速设置。STM32 MCU 同时通过SPI4界面控制XC7K325T并读取XC7K325T内的测试结果数据。
图中的FLASH MEM (闪存)是用来储存用以设置XC7K325T的数据库及相关数据。
图中的DATA GENERATOR 为测试数据产生器用以根据被测特定元件(如内存类型元件等等)需求在运行时现时产生所需测试数据。
图中的 ADDR GENERATOR 为地址产生器用以根据被测特定元件(如内存类型元件等等)需求在运行时现时产生所需地址。
以上DATA  GENERATOR与ADDR GENERATOR 的一项重要应用是用在实行近距离测试方法。这是本发明的一种创新的测试方法基于与传统测试理论完全不同的本发明的创新测试理论。本创新测试理论是基于现行大部分元件的生产方式与生产瑕疵发生的形式与概率，其关键理论是基于各导线之间短路的概率与其互相之间最近的物理距离成几何数量级反比，简单理解就是互相距离远的就无需互测了，这样将可以几何级数地压缩测试数据。目前大部分元件特别是集成电路元件的生产方式是分层平面布线的方法，根据本发明的近距离测试方法就是隔线及隔层不测（既导线之间最近点隔了别的线或隔了一层就不用测试）。这里DATA GERERATOR 与 ADDR GENERATOR 的结构及功能是根据被测元件而变化的以达到所产生的测试数据及地址能符合近距离测试方法的要求。这对测试内存元件意义特别重大。
基于FPGA的测试装置与被测元件（DUT）直接相连，所述被测元件（DUT）内部的MOD线路可以是任何线路，因被测元件可以是各种不同性能的元件。
请参阅图3，其为本发明的基于FPGA的测试装置的实施例中带高速测试线路的示意图。如图所示，图中DUT表示被测元件，DUT Board 表示被测元件的电路板，Tester FEMB表示基于FPGA的测试装置，HSCKT表示高速测试线路，向下的箭头表示测试针，用电动机械将高速测试线路板向上推，使高速测试线路板上的接触点接到测试***前置主板上的测试针，从而使得高速测试线路与被测元件连接进行高速测试。
请继续参阅图4，其为本发明的基于FPGA的测试装置的实施例中带低速测试线路的示意图。如图所示，图中DUT表示被测元件，DUT Board 表示被测元件的电路板，Tester FEMB表示基于FPGA的测试装置（也称测试***前置测试主板），LSCKT表示低速测试线路，向下的箭头表示测试针。用电动机械将高速测试线路板向下推让出空间，再将低速测试线路板向右推到适当位置再想上推，使板上的接触点接到测试***前置主板上的测试针，从而使得低速测试线路与被测元件连接进行低速测试。
请继续参阅图5，其为本发明的基于FPGA的测试装置的实施例中高速测试线路和低速测试线路组合使用的示意图。其用电动机械将高速测试线路板向下推让出空间，再将低速测试线路板向右推到适当位置再想上推，使板上的接触点接到测试***前置主板上的测试针，再将高速测试线路板向上推，使板上的接触点接到低速测试板背面上的测试针 从而使得低速测试线路与高速测试板及被测元件连接进行所需的测试。
本发明利用了FPGA里的最新高速数据传输技术“SERDES”将大量数据高速传到小尺寸多接口的FPGA元件上使得测试头微型化成为可能。另外本发明的设计能将直流及低速性能测试的相关电路与高速测试电路完全分离,在实施各自测试时才与被测元件相接使两电路互相不影响，而在需要共同连接在一起做相应测试时也能将其连接在一起。
综上所述，本发明的基于FPGA的测试装置，创新性地使用FPGA电路以及输出输入标准，时间延迟及模式的可调性设计出的测试装置，代替及超越了现行测量设备。不但极大提高了性能同时也极大地降低了线路功耗，关键设计的物理尺寸及成本。另外，还创新性地使用FPGA的高速数据传输性能将大量测试数据高速传输到直接与被测元件连接的器件上，解决了关键设计微型化瓶颈之一。另外也采用DDR内存作为测试数据内存以达到高速度高容量及低成本的效果。进一步地，将直流及低速性能测式的相关电路与高速测试电路完全分离,在实施各自测试时才与被测元件相接使两电路互不影响,而在需要共同连接在一起做相应测试时也能将其连接在一起。。因此大大降低了功耗，物理尺寸及成本，具有很好的市场推广应用前景。
应当理解的是，本发明的应用不限于上述的举例，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，所有这些改进和变换都应属于本发明所附权利要求的保护范围。 

Claims (24)

1.一种基于FPGA的测试装置，用于对被测元件的电子元件性能进行测试，其特征在于，所述基于FPGA或具有类似特性的器件的测试装置根据被测量元件的不同性能特性随时改动FPGA或具有类似特性的器件来配合被测元件以达到测试被测元件的目的。
2.根据权利要求1所述的基于FPGA的测试装置，所述基于FPGA的测试装置根据被测量元件的电路以及输入输出标准和模式随时改动FPGA电路，输入输出标准，时间延迟及模式来配合被测元件以达到测试被测元件的目的。
3.根据权利要求1所述的基于FPGA的测试装置，其特征在于，所述FPGA电路还包括由FPGA输入输出所带的可调延迟线路。
4.根据权利要求1所述的基于FPGA的测试装置，其特征在于，所述FPGA与测试***控制器及测试数据内存连接，所述测试***控制器及测试数据内存用于提供测试数据到基于FPGA的测试装置，并通过所述FPGA电路测试被测元件。
5.根据权利要求1所述的基于FPGA的测试装置，其特征在于，所述基于FPGA的测试装置中的FPGA电路用所有各种型号的FPGA。
6.根据权利要求1所述的基于FPGA的测试装置，其特征在于，其测试数据是通过高速SERDES或同类型方式传输的。
7.根据权利要求6所述的基于FPGA的测试装置，其特征在于，所述FPGA电路接收测试数据是通过SERDES传输到所述FPGA 。
8.根据权利要求6所述的基于FPGA的测试装置，其特征在于，所述FPGA电路接收测试数据是通过高速SERDES从1接收,并分成多个不同速率的通道并各自通过FIFO做数据时序同步，然后分别送至不同输入输出标准及模式的端口，用以做驱动数据或做接收数据的对比数据。
9.根据权利要求6所述的基于FPGA的测试装置，其特征在于，所述FPGA电路接收测试数据是通过高速SERDES从1接收,并分成多个不同速率的通道并各自通过FIFO做数据时序同步，然后分别送至不同输入输出标准及模式的端口，用以做驱动数据或做接收数据的对比数据。
10.一种基于DDR的测试装置，其特征在于，使用DDR内存作为测试数据储存。
11.一种基于高低速测试分离的测试装置，其特征在于，在高速测试时被测元件只与相关高速测试线路连接而与其他线路完全隔离。
12.一种基于高低速测试分离的测试装置，其特征在于，在低速测试时被测元件只与相关低速测试线路连接而与其他线路完全隔离。
13.一种基于高低速测试分离的测试装置，其特征在于使用机械或电动机械使得在高速测试时被测元件只与相关高速测试线路连接而与其他线路完全隔离；
而当要做其他测试时才将别的相关线路与被测元件连接。
14.一种基于高低速测试分离的测试装置，其特征在于使用机械或电动机械使得在低速测试时被测元件只与相关低速测试线路连接而与其他线路完全隔离；而当要做其他测试时才将别的相关线路与被测元件连接。
15.一种基于高低速测试分离的测试装置，其特征在于，还包括高速测试线路或低速测试线路；所述高速测试线路或低速测试线路分别在各自测试时使用测试针接到被测元件上，从而使得高速测试线路或低速测试线路与被测元件分别连接进行高速测试或低速测试而互不干扰。
16.一种基于高低速测试分离的测试装置，其特征在于，低速测试线路使用测试针接到被测元件的DUT线路板上的接触点上，高速测试线路使用测试针接到低速测试线路板背面的接触点上，从而使得低速测试线路与高速测试线路及被测元件同时连接从而进行所需的测试。
17.一种基于DDR内存的测试装置，用于对被测元件的电子元件性能进行测试，其特征在于，测试数据储存于高速DDR内存中而非传统的SRAM中以达到高速度，高容量及低成本。
18.一种创新的FPGA的使用方法，用于现时快速改变FPGA电路而无需经过人工编译及相关操作；其特征在于，将需要改变的电路在相关设置文件中相应的变化数据保存，在实际***现时运行中再将此变化数据从保存中取出以用导入目前使用设置文件中，再用此改变了的设置文件设置FPGA以达到所需的电路改变。
19.根据权利要求18所述的一种创新的FPGA的使用方法，其特征在于，预先用对比不同电路设置文件的方法，将所有需要改变的电路（包括其他性能参数等等的任何其他改变）相关设置文件中相应的变化数据找出并造成数据库A存档，在实际***运行中，用一’’控制处理器将当时需要改变的电路的相关变化数据从数据库A中寻出并将此变化数据导入目前使用设置文件再用此改变了的设置文件设置FPGA以达到所需的电路改变。
20.一种“近距离测试”理论及方法，其特征在于其衡量测试质量标准是基于元件的生产方式与生产瑕疵发生的形式所导致元件失效的概率。
21.根据权利要求20所述的“近距离测试”理论及方法，，其基础是基于现行元件的生产方式与生产瑕疵发生的形式与概率，其特征在于，基于各导线或线路之间短路的概率与其互相之间最近的物理距离的反比关系，就是互相距离越远的发生生产瑕疵的概率会越低并以此概率的高低来排除低效的测试数据以达到测试数据的压缩；也就是互相间短路可能性低到某一程度的导线或线路不互测。
22.根据权利要求20所述的“近距离测试”理论及方法，其特征在于，基于目前大部分元件特别是集成电路元件的生产方式是分层平面布线的方法，根据本发明的近距离测试方法就是隔线及隔层不测。
23.根据权利要求20所述的“近距离测试”理论及方法，其特征在于，使用硬件或软件其结构及功能是根据被测元件而变化的以达到所产生的测试数据能符合“近距离测试”方法的要求。
24.根据权利要求23所述的“近距离测试”理论及方法，其特征在于，所述的硬件包括DATA GERERATOR 与 ADDR GENERATOR ，其结构及功能是根据被测元件而变化的以达到所产生的测试数据及地址能符合“近距离测试”方法的要求。
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