CN104484129A - 一读一写存储器、多读多写存储器及其读写方法 - Google Patents
一读一写存储器、多读多写存储器及其读写方法 Download PDFInfo
- Publication number
- CN104484129A CN104484129A CN201410733974.0A CN201410733974A CN104484129A CN 104484129 A CN104484129 A CN 104484129A CN 201410733974 A CN201410733974 A CN 201410733974A CN 104484129 A CN104484129 A CN 104484129A
- Authority
- CN
- China
- Prior art keywords
- write
- read
- memory
- address
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
本发明揭示了一种一读一写存储器、多读多写存储器及其读写方法，1R1W存储器包括(1+N)个1RW存储器、状态存储单元和控制逻辑，1R1W存储器的目标深度为x，(N+1)个1RW存储器的地址中有x/N个地址存储的是无效数据，这x/N个地址分布在(N+1)个1RW存储器中；nRmW存储器包括n*(N+m-1)个1R1W存储器和一状态存储单元，状态存储单元用于记录并更新1R1W存储器或nRmW存储器的每个读地址或者写地址对应的数据存储状态，控制逻辑用于控制一读一写存储器的读写操作。本发明实现的1R1W和nRmW存储器相比现有技术，芯片面积进一步减小，功耗进一步降低，时序也比较好收敛，从而降低芯片成本，提高芯片竞争力。
Description
技术领域
本发明涉及交换机内存储器的技术领域，尤其是涉及一种一读一写存储器及其读写方法，以及拓展到的多读多写存储器及其实现方法。
背景技术
目前实现高性能交换机内部大容量的一读一写存储器(1R1W存储器，支持同时读操作和写操作)，如实现数据包缓冲区(packet buffer)，主要有两种办法：一种方法是将多个小容量的1R1W存储器拼接起来，这样功能上可以实现1R1W存储器，但实现后的存储器面积较大，尤其会导致功耗高，时序难收敛；以实现一个16384D540W的1R1W存储器为例，由于1R1W存储器的最大容量有限，共需要15块16384D36W的1R1W存储器级联起来才能实现一块16384D540W的存储器，这么多个1R1W存储器的功耗很大，时序也很难收敛。
另一种方法是采用两块大容量的一读或一写存储器(1RW存储器，不支持同时读操作和写操作)，再加上少量的控制逻辑来实现。同样实现16384D540W的1R1W存储器，需要两块16384D540W的大容量1RW存储器，加上控制逻辑控制读写操作，使得读和写操作分别在不同的1RW存储器，从而实现基于1RW存储器的1R1W存储器，这种1R1W存储器只采用两块大容量高密度的1RW存储器，可以获得较好的功耗，时序也比较好收敛，但在存储器的面积上还可以做进一步地优化。
发明内容
本发明的目的在于克服现有技术的缺陷，提供一种一读一写存储器、多读多写存储器及其读写方法，基于(1+N)个1/N目标深度的一读或一写存储器实现一读一写存储器，基于(1+N)个1/N目标深度的一读一写存储器实现多读多写存储器，以减小芯片面积，降低芯片功耗，从而降低芯片成本，提高芯片竞争力。
为实现上述目的，本发明提出如下技术方案：一种一读一写存储器，所述一读一写存储器的目标深度为x，x为大于0的整数，其特征在于：包括(1+N)个一读或一写存储器、状态存储单元和控制逻辑，N为大于等于2的偶数，并且满足目标深度除以N为整数，每个所述一读或一写存储器的深度为所述目标深度x的1/N，(N+1)个所述1RW存储器具有x*(N+1)/N个地址，其中x个地址存的是有效数据，x/N个地址存储的是无效数据，且所述x/N个地址分布在(N+1)个所述1RW存储器中，所述状态存储单元用于记录并更新每个读地址或者写地址对应的数据存储状态，所述控制逻辑用于控制所述一读一写存储器的读写操作。
优选地，所述状态存储单元用小于等于[(N+1)*(log2N取整+1)]个比特来记录每个读地址或者写地址对应的数据存储状态。
优选地，所述状态存储单元的存储深度与每个所述一读或一写存储器的存储深度相同。
本发明的另一目的还在于提供一种一读一写存储器的读写方法，包括以下步骤：
S1，所述控制逻辑从所述状态存储单元中读出读地址和写地址对应的数据存储状态；
S2，根据读到的所述数据存储状态判断到对应的所述一读或一写存储器中读取数据，并找出可写的所述一读或一写存储器写入数据。
优选地，若读数据操作和写数据操作同时，且所述读地址和写地址对应的数据在同一块所述一读或一写存储器中，则将数据写入除读数据操作对应的一读或一写存储器之外的一读或一写存储器中。
优选地，在步骤S2中，若所述读地址和写地址对应的数据在同一块所述一读或一写存储器中，则选择存有无效数据的所述一读或一写存储器写入数据，并同时更新所述状态存储单元中写地址对应的数据存储状态；若所述读地址和写地址对应的数据不在同一块所述一读或一写存储器中，则直接将数据写入到所述写地址对应的一读或一写存储器中。
本发明基于(1+N)个1/N目标深度的一读或一写存储器，再加上一定的控制逻辑电路和状态存储单元实现目标容量的一读一写存储器。
本发明还可以基于1R1W存储器实现nRmW多读多写存储器，实现的nRmW存储器的目标深度为x，则需要n个1RmW存储单元和一状态存储单元，每个1RmW存储单元具有(N+m-1)个一读一写存储器，即总共需要n*(N+m-1)个1R1W存储器，其中x，n，N，m，均为大于0的整数，每个一读一写存储器的深度和状态存储单元的深度均为目标深度x的1/N；状态存储单元需要支持同时(m+n)个读操作和m个写操作，用于记录并更新每个多读多写存储器nRmW的每个读地址或者写地址对应的数据存储状态。
当nRmW存储器的m个写操作和n个读操作同时有效时，n个读操作分别作用于每一个1RmW存储单元，这样每个1RmW存储单元就同时有m个写操作和1个读操作；读操作或写操作有效时，其对应的读地址或写地址被送到状态存储单元查找对应地址的数据状态，根据读出的数据状态即可知道从哪块存储器读取数据以及向哪块存储器写入数据，写入数据的同时并更新状态存储单元，将最新写入数据的存储器对应地址的数据更新为有效，这样便可以实现基于(N+1)块1R1W存储器的nRmW存储器。
设nRmW存储器的宽度为y，则每个1R1W存储器的宽度也为y，状态存储单元的宽度为[(N+m-1)*(log2(N+m-1)取整+1)]。
优选地，当(m+n)大于2时，可用寄存器实现状态存储单元。
本发明的有益效果是：本发明实现的一读一写存储器和多读多写存储器相比现有的一读一写存储器和多读多写存储器，芯片面积进一步减小，功耗进一步降低，时序也比较好收敛，从而降低芯片成本，提高芯片竞争力。
附图说明
图1是本发明基于(N+1)块1RW存储器实现1R1W存储器的架构示意图；
图2是本发明实现基于8192深度1RW存储器(N＝2)实现16384深度1R1W存储器的结构示意图；
图3是本发明实现的16384深度1R1W存储器的读写操作流程示意图；
图4是本发明实现基于(N+1)块1R1W存储器实现的nRmW存储器的架构示意图。
具体实施方式
下面将结合本发明的附图，对本发明实施例的技术方案进行清楚、完整的描述。
如图1所示，本发明所揭示的一种一读一写存储器，包括(N+1)个一读或一写存储器1RW、状态存储单元和控制逻辑，N为大于等于2的偶数，并且满足目标深度除以N为整数。设实现的一读一写存储器的目标深度为x，x为大于0的整数，则每个1RW存储器的深度为x/N。(N+1)个1RW存储器具有x*(N+1)/N个地址，其中x个地址存的是有效数据，x/N个地址存储的是无效数据，且这x/N个地址分布在(N+1)个1RW存储器中。
状态存储单元用于记录并更新每个读地址或者写地址对应的数据存储状态，状态存储单元的深度也为x/N，宽度为(N+1)*(int(log2N)+1)。控制逻辑用于控制实现的1R1W存储器的读写操作。
下面基于3块深度为8192的1RW存储器，实现1块深度为16384的1R1W存储器。如图2所示，将这3块1RW存储器分别标记为存储器0，存储器1和存储器2。同时加上一定的控制逻辑，以及1块状态存储单元来分别记录这3块1RW存储器中每个地址的数据状态。这里的地址为读端口的读地址或者是写端口的写地址。
对于每一块1RW存储器来说，其任何一个地址存的数据可能是0～16383外部地址空间中的0～8191地址中的数据，也可能是0～16383外部地址空间中的8192～16383地址中的数据，也可能是一个无效的数据。
本发明实施例用两个比特表示某一块1RW存储器任意一个地址的数据状态，这样3块存储器的任意一个地址的数据有效信息共需要6个比特来表示，即内部1RW存储器0～8191的地址空间共需要一个深度为8192、宽度为6的状态存储单元。并且这个状态存储单元需要同时支持两个读端口和一个写端口的操作，由于1R1W存储器同时有读写操作时，要同时到状态存储单元读取读地址和写地址对应的数据状态，所以状态存储单元需要同时支持两个读端口操作，而写端口在写数据到1RW存储器时也要更新状态存储单元，所以状态存储单元还需要同时支持一个写端口操作。
本发明实施例中状态存储单元用6个bit来记录3块1RW存储器的每个读地址或者写地址对应的数据存储状态。具体地，最高bit表示存储器0的数据状态，最低2bit表示存储器2的数据状态，中间2bit表示存储器1的数据状态，其中每两个2bit中又分别定义：“10”表示该地址存的是外部地址0～8191中的数据，“11”表示该地址存的是外部地址8192～16383中的数据，“00”则表示该地址存的是无效数据，如“101100”的数据存储状态表示的意思为：存储器0中存的是外部地址0～8191中的数据，存储器1中存的是外部地址8192～16383中的数据，存储器2中存的是无效数据。
当读端口来读取数据时，控制逻辑根据读地址去读状态存储单元，根据状态存储单元读到的数据选择有效的1RW存储器读取数据。若读操作的同时有写操作过来，则写操作只能在另外两块1RW存储器中选择，由于另外两块1RW存储器总共有16K的地址空间，则一定可以保证任意地址的写数据都可以写到其中某一块1RW存储器中去，这样便可以实现1R1W的存储器。
下面以本发明实施例为例，具体介绍本发明的一读一写存储器的读写操作流程。如图3的1R1W存储器读写流程图所示，包括以下步骤：
步骤1，初始状态，1R1W存储器和状态存储单元里的数据都为0；
步骤2，1R1W存储器要写地址0x0，从状态单元里读到地址0x0的原始数据为000000，即三块1RW存储器的地址0x0的数据都是无效的，不妨按照地址0-8191(即0x0～0x1ffff)的地址优先存储到存储器0，地址8192-16383(即0x2000～0x3fff)的地址优先存储到存储器1，存储器2作为备选存储器的原则来选择存储器写入数据。则选择存储器0的地址0x0把新的数据写入，同时更新状态存储单元的地址0x0的数据为100000。
步骤3，1R1W存储器要读地址0x0，写地址0x1，从状态存储单元里面读到地址0x0的数据为100000，即需要从存储器0读取地址0x0的数据，由于存储器0为1RW存储器，即某个时刻只能有一个读操作或写操作，所以地址0x1只能写到存储器1或存储器2；按照步骤1的写数据选择原则，选择存储器2写入地址0x1的数据，同时更新状态存储单元地址0x1的数据为000010；
步骤4，1R1W存储器要读地址0x1，写地址0x2001，从状态存储单元里读到地址0x1的数据为000010，即地址0x1的数据在存储器2，则选择存储器2读取地址0x1，按照步骤1的写数据选择原则，选择存储器1写入0x2001的数据，更新状态存储单元地址0x1的数据为001110；
步骤5，1R1W读地址0x2001，写地址0x2000，从状态存储单元地址0x1读到数据001110可知，0x2001的数据存储在存储器1，则从存储器1读取0x2001的数据；同时从状态单元读到地址0x0的数据为100000，可知0x2000目前没有有效数据，又由于存储器1正处于读操作，则选择备用存储器2的地址0x0写入0x2000的数据，同时更新状态存储单元地址0x0的数据为100011。
上面实施例阐述的是N＝2的方案，上述例子若取N＝4，则需要5块4096D540W的1RW存储器，原理和N取2一样，均可以由本发明实现，具体实现此处不再重复描述。
本发明还基于1R1W存储器实现nRmW存储器，如图4所示，如实现目标存储深度为x，目标存储宽度为y的nRmW存储器，n为读端口个数，m为写端口个数，x，y，m，n均为大于0的整数，则需要n个1RmW存储单元和一状态存储单元，每个1RmW存储单元具有(N+m-1)个1R1W存储器，即总共需要n*(N+m-1)个1R1W存储器，其中x，n，N，m，均为大于0的整数，每个1R1W存储器的深度为x/N，宽度为y，状态存储单元的深度为x/N，宽度为[(N+m-1)*(log2(N+m-1)取整+1)]；状态存储单元需要支持同时(m+n)个读操作和m个写操作，用于记录并更新每个nRmW存储器的每个读地址或者写地址对应的数据存储状态。
优选地，当(m+n)大于2时，可用寄存器实现状态存储单元。
当nRmW存储器的m个写操作和n个读操作同时有效时，n个读操作分别作用于每一个1RmW存储单元，这样每个1RmW存储单元就同时有m个写操作和1个读操作；读操作或写操作有效时，其对应的读地址或写地址被送到状态存储单元查找对应地址的数据状态，根据读出的数据状态即可知道从哪块存储器读取数据以及向哪块存储器写入数据，写入数据的同时并更新状态存储单元，将最新写入数据的存储器对应地址的数据更新为有效，这样便可以实现基于(N+1)块1R1W存储器的nRmW存储器。
当然，本发明实现的nRmW存储器不限于基于本发明介绍的1R1W存储器来实现，也可直接通过现有的1R1W存储器来实现。
下表为IBM的存储芯片32nm工艺下采用常规方法和本发明实现大容量1R1W存储器的面积比较，其中方案A为基于小容量1R1W存储器实现大容量1R1W存储器的方法，方案B为基于2块1RW存储器实现1R1W存储器的方法，方案C为本发明实现1R1W存储器的方法。从下表可见，采用本发明实现的1R1W存储器面积最小，同时增加的逻辑有限，时序也比较好收敛。
表一
本发明的技术内容及技术特征已揭示如上，然而熟悉本领域的技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰，因此，本发明保护范围应不限于实施例所揭示的内容，而应包括各种不背离本发明的替换及修饰，并为本专利申请权利要求所涵盖。
Claims (9)
1.一种一读一写存储器，所述一读一写存储器的目标深度为x，x为大于0的整数，其特征在于：包括(1+N)个一读或一写存储器、状态存储单元和控制逻辑，N为大于等于2的偶数，并且满足目标深度除以N为整数，每个所述一读或一写存储器的深度为所述目标深度x的1/N，(N+1)个所述1RW存储器具有x*(N+1)/N个地址，其中x个地址存的是有效数据，x/N个地址存储的是无效数据，且所述x/N个地址分布在(N+1)个所述1RW存储器中，所述状态存储单元用于记录并更新每个读地址或者写地址对应的数据存储状态，所述控制逻辑用于控制所述一读一写存储器的读写操作。
2.根据权利要求1所述的一读一写存储器，其特征在于，所述状态存储单元用小于等于[(N+1)*(log2N取整+1)]个比特来记录每个读地址或者写地址对应的数据存储状态。
3.根据权利要求1所述的一读一写存储器，其特征在于，所述状态存储单元的存储深度与每个所述一读或一写存储器的存储深度相同。
4.一种权利要求1所述的一读一写存储器的读写方法，其特征在于，包括以下步骤：
S1，所述控制逻辑从所述状态存储单元中读出读地址和写地址对应的数据存储状态；
S2，根据读到的所述数据存储状态判断到对应的所述一读或一写存储器中读取数据，并找出可写的所述一读或一写存储器写入数据。
5.根据权利要求4所述的一读一写存储器的读写方法，其特征在于，若读数据操作和写数据操作同时，且所述读地址和写地址对应的数据在同一块所述一读或一写存储器中，则将数据写入除读数据操作对应的一读或一写存储器之外的一读或一写存储器中。
6.根据权利要求4或5所述的一读一写存储器的读写方法，其特征在于，在步骤S2中，若所述读地址和写地址对应的数据在同一块所述一读或一写存储器中，则选择存有无效数据的所述一读或一写存储器写入数据，并同时更新所述状态存储单元中写地址对应的数据存储状态；若所述读地址和写地址对应的数据不在同一块所述一读或一写存储器中，则直接将数据写入到所述写地址对应的一读或一写存储器中。
7.一种基于权利要求1所述一读一写存储器实现的多读多写存储器，所述多读多写存储器nRmW的目标深度为x，其特征在于：包括n个1RmW存储单元和一状态存储单元，每个所述1RmW存储单元具有(N+m-1)个一读一写存储器，其中x，n，N，m，均为大于0的整数，每个所述一读一写存储器的深度和所述状态存储单元的深度均为所述目标深度x的1/N，所述状态存储单元用于记录并更新所述多读多写存储器的每个读地址或者写地址对应的数据存储状态。
8.根据权利要求7所述的多读多写存储器，其特征在于，所述状态存储单元同时支持(m+n)个读操作和m个写操作。
9.一种权利要求7所述的多读多写存储器的读写方法，其特征在于，当所述nRmW存储器的m个写操作和n个读操作同时有效时，n个读操作分别作用于每一个所述1RmW存储单元；当所述nRmW存储器的读操作或者写操作有效时，从所述状态存储单元中读出对应的读地址或写地址的数据存储状态，根据读到的所述数据存储状态判断到对应的所述一读一写存储器中读取数据，并找出可写的所述一读一写存储器写入数据，写入数据的同时更新所述状态存储单元对应的存储状态。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410733974.0A CN104484129A (zh) | 2014-12-05 | 2014-12-05 | 一读一写存储器、多读多写存储器及其读写方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410733974.0A CN104484129A (zh) | 2014-12-05 | 2014-12-05 | 一读一写存储器、多读多写存储器及其读写方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN104484129A true CN104484129A (zh) | 2015-04-01 |
Family
ID=52758677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410733974.0A Pending CN104484129A (zh) | 2014-12-05 | 2014-12-05 | 一读一写存储器、多读多写存储器及其读写方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104484129A (zh) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106250321A (zh) * | 2016-07-28 | 2016-12-21 | 盛科网络（苏州）有限公司 | 2r1w存储器的数据处理方法及数据处理*** |
| CN106297861A (zh) * | 2016-07-28 | 2017-01-04 | 盛科网络（苏州）有限公司 | 可扩展的多端口存储器的数据处理方法及数据处理*** |
| CN109617838A (zh) * | 2019-02-22 | 2019-04-12 | 盛科网络（苏州）有限公司 | 多通道报文汇聚共享内存管理方法及*** |
| CN111341374A (zh) * | 2018-12-18 | 2020-06-26 | 炬芯（珠海）科技有限公司 | 存储器的测试方法、装置及可读存储器 |
| CN113227984A (zh) * | 2018-12-22 | 2021-08-06 | 华为技术有限公司 | 一种处理芯片、方法及相关设备 |
| CN117149671A (zh) * | 2023-08-30 | 2023-12-01 | 上海合芯数字科技有限公司 | 缓存实现方法、***、介质及电子设备 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070274303A1 (en) * | 2005-01-05 | 2007-11-29 | Huawei Technologies Co., Ltd. | Buffer management method based on a bitmap table |
| CN102436427A (zh) * | 2011-11-07 | 2012-05-02 | 华为技术有限公司 | 一种数据读写方法和存储设备 |
| CN103309626A (zh) * | 2013-07-03 | 2013-09-18 | 盛科网络（苏州）有限公司 | 实现网络芯片多读写端口存储器的方法及相应存储器 |
| US20140321471A1 (en) * | 2013-04-26 | 2014-10-30 | Mediatek Inc. | Switching fabric of network device that uses multiple store units and multiple fetch units operated at reduced clock speeds and related method thereof |
-
2014
- 2014-12-05 CN CN201410733974.0A patent/CN104484129A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070274303A1 (en) * | 2005-01-05 | 2007-11-29 | Huawei Technologies Co., Ltd. | Buffer management method based on a bitmap table |
| CN102436427A (zh) * | 2011-11-07 | 2012-05-02 | 华为技术有限公司 | 一种数据读写方法和存储设备 |
| US20140321471A1 (en) * | 2013-04-26 | 2014-10-30 | Mediatek Inc. | Switching fabric of network device that uses multiple store units and multiple fetch units operated at reduced clock speeds and related method thereof |
| CN103309626A (zh) * | 2013-07-03 | 2013-09-18 | 盛科网络（苏州）有限公司 | 实现网络芯片多读写端口存储器的方法及相应存储器 |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10754584B2 (en) | 2016-07-28 | 2020-08-25 | Centec Networks (Su Zhou) Co., Ltd. | Data processing method and system for 2R1W memory |
| CN106297861A (zh) * | 2016-07-28 | 2017-01-04 | 盛科网络（苏州）有限公司 | 可扩展的多端口存储器的数据处理方法及数据处理*** |
| WO2018018876A1 (zh) * | 2016-07-28 | 2018-02-01 | 盛科网络（苏州）有限公司 | 2r1w存储器的数据处理方法及数据处理*** |
| CN106297861B (zh) * | 2016-07-28 | 2019-02-22 | 盛科网络（苏州）有限公司 | 可扩展的多端口存储器的数据处理方法及数据处理*** |
| CN106250321B (zh) * | 2016-07-28 | 2019-03-01 | 盛科网络（苏州）有限公司 | 2r1w存储器的数据处理方法及数据处理*** |
| US10818325B2 (en) | 2016-07-28 | 2020-10-27 | Centec Networks (Su Zhou) Co., Ltd. | Data processing method and data processing system for scalable multi-port memory |
| CN106250321A (zh) * | 2016-07-28 | 2016-12-21 | 盛科网络（苏州）有限公司 | 2r1w存储器的数据处理方法及数据处理*** |
| CN111341374A (zh) * | 2018-12-18 | 2020-06-26 | 炬芯（珠海）科技有限公司 | 存储器的测试方法、装置及可读存储器 |
| CN111341374B (zh) * | 2018-12-18 | 2022-03-15 | 炬芯科技股份有限公司 | 存储器的测试方法、装置及可读存储器 |
| CN113227984A (zh) * | 2018-12-22 | 2021-08-06 | 华为技术有限公司 | 一种处理芯片、方法及相关设备 |
| CN113227984B (zh) * | 2018-12-22 | 2023-12-15 | 华为技术有限公司 | 一种处理芯片、方法及相关设备 |
| CN109617838A (zh) * | 2019-02-22 | 2019-04-12 | 盛科网络（苏州）有限公司 | 多通道报文汇聚共享内存管理方法及*** |
| CN117149671A (zh) * | 2023-08-30 | 2023-12-01 | 上海合芯数字科技有限公司 | 缓存实现方法、***、介质及电子设备 |
| CN117149671B (zh) * | 2023-08-30 | 2024-05-24 | 上海合芯数字科技有限公司 | 缓存实现方法、***、介质及电子设备 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104484129A (zh) | 一读一写存储器、多读多写存储器及其读写方法 | |
| CN105094686B (zh) | 数据缓存方法、缓存和计算机*** | |
| TWI679538B (zh) | 資料儲存系統之控制單元以及邏輯至物理映射表更新方法 | |
| US20150081960A1 (en) | Memory device and operating method thereof | |
| CN104461393A (zh) | 一种闪存存储器的混合映射方法 | |
| CN101620572B (zh) | 非易失性内存及控制方法 | |
| CN104484128A (zh) | 基于一读一写存储器的多读多写存储器及其实现方法 | |
| RU2010147827A (ru) | Системы и способы для снижения потребления динамической мощности при работе электронного запоминающего устройства | |
| CN102681946A (zh) | 内存访问方法和装置 | |
| CN109669888A (zh) | 一种可配置且高效的嵌入式Nor-Flash控制器及控制方法 | |
| US20100064095A1 (en) | Flash memory system and operation method | |
| US8639891B2 (en) | Method of operating data storage device and device thereof | |
| CN103890856A (zh) | 支持内存储数据结构的可移位存储器 | |
| CN104461399B (zh) | 非易失性存储器的写缓存器***及其数据读写方法 | |
| KR101226600B1 (ko) | 메모리 시스템 및 그의 메모리 맵핑 방법 | |
| CN102520885B (zh) | 一种混合硬盘的数据管理*** | |
| SG126863A1 (en) | Recording apparatus | |
| CN103885724A (zh) | 基于相变存储器的存储***结构及其损耗均衡算法 | |
| CN102096562A (zh) | 数据写入方法及装置 | |
| CN101676872A (zh) | 一种固态硬盘的结构及其加速初始化的方法 | |
| CN102650972B (zh) | 数据存储方法、装置及*** | |
| CN105653208B (zh) | 数据存储***及基于该***的数据读写方法 | |
| CN103246615A (zh) | 一种闪存存储设备中数据管理的方法及装置 | |
| CN101819821A (zh) | 一种固态硬盘动态损耗均衡方法 | |
| CN109388344B (zh) | 一种基于带宽扩展交叉编址的双端口sram访问控制***及方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20150401 |
|
| WD01 | Invention patent application deemed withdrawn after publication |