CN104465397A - 一种FinFET制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 11
- 238000000034 method Methods 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 239000004065 semiconductor Substances 0.000 claims abstract description 18
- 238000012545 processing Methods 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 8
- 238000005516 engineering process Methods 0.000 claims description 6
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 3
- 238000001020 plasma etching Methods 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 238000005530 etching Methods 0.000 abstract description 6
- 230000003647 oxidation Effects 0.000 abstract description 4
- 238000007254 oxidation reaction Methods 0.000 abstract description 4
- 244000208734 Pisonia aculeata Species 0.000 abstract description 2
- 230000000873 masking effect Effects 0.000 abstract 8
- 238000000151 deposition Methods 0.000 abstract 1
- 238000000059 patterning Methods 0.000 abstract 1
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 208000027418 Wounds and injury Diseases 0.000 description 1
- 239000008280 blood Substances 0.000 description 1
- 210000004369 blood Anatomy 0.000 description 1
- 229910002092 carbon dioxide Inorganic materials 0.000 description 1
- 239000001569 carbon dioxide Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 208000014674 injury Diseases 0.000 description 1
- 238000003701 mechanical milling Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000011946 reduction process Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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Abstract
本发明公开了一种FinFET制备方法，包括如下步骤：提供一半导体衬底，在所述半导体衬底顶部自下而上依次沉积有第一硬掩模层和第二硬掩模层；进行图案化处理，刻蚀所述第二硬掩模层、第一硬掩模层至所述半导体衬底中，以在所述半导体衬底中形成若干鳍状结构；对第二硬掩模层进行减薄处理，以将部分第一硬掩模层的上表面予以暴露；沉积氧化层并进行平坦化处理，以使该氧化层的上表面与所述第二硬掩模层的顶部平面齐平；移除所述第二硬掩模层；回蚀所述氧化层，以将各所述鳍状结构的侧壁予以外露。本发明通过增加硬质掩膜pullback的距离，得到平坦的FinFET STI OX recess结构。
Description
技术领域
本发明涉及半导体制备领域，具体涉及一种FinFET制备方法。
背景技术
随着半导体技术的不断发展，传统的平面性器件已经不能满足人们对高性能器件的需求。FinFET(Fin Field-Effect Transistor，鳍式场效应晶体管)是一种立体型器件，包括在衬底上竖直形成的鳍以及与鳍相交的堆叠栅。这种设计可以大幅改善电路控制并减少漏电流(leakage)，也可以大幅缩短晶体管的闸长。由于FinFET具有功耗低，面积小的优点，目前已被各晶圆厂商所广泛应用。
图1为FinFET的立体结构图，1为衬底，2为刻蚀衬底1所形成的鳍状结构(Fin)，3为填充在相邻鳍状结构之间的氧化层，栅电极材料层4覆盖在鳍状结构2和氧化层3之上。在FinFET器件中，需要氧化层3具有较为平整的上表面。但是在目前工艺中，氧化层3的顶面平整度很难满足技术人员的需求。这是由于在采用湿法回蚀形成图1所示的氧化层3后，由于湿法刻蚀对氧化层的刻蚀比较高，在刻蚀过程中很难控制，导致氧化层的表面不平整。
因此，如何有效的改善鳍状结构之间的氧化层的平坦性一直为本领域技术人员致力研究的方向。
发明内容
根据现有技术的不足，本发明提供了一种FinFET制备方法，其中，包括如下步骤：
提供一半导体衬底，在所述半导体衬底顶部自下而上依次沉积有第一硬掩模层和第二硬掩模层；
进行图案化处理，刻蚀所述第二硬掩模层、第一硬掩模层至所述半导体衬底中，以在所述半导体衬底中形成若干鳍状结构；
对第二硬掩模层进行减薄处理，以将部分第一硬掩模层的上表面予以暴露；
沉积氧化层并进行平坦化处理，以使该氧化层的上表面与所述第二硬掩模层的顶部平面齐平；
移除所述第二硬掩模层；
回蚀所述氧化层，以将各所述鳍状结构的侧壁予以外露。
上述的方法，其中，所述第一硬掩模层为SiN。
上述的方法，其中，所述第二硬掩模层为SiN、SiON、BN、无定形碳、TiN中的任意一种材料。
上述的方法，其中，所述第一硬掩模层和所述第二硬掩模层的厚度均大于
上述的方法，其中，至少对所述第二硬掩模层减薄5nm。
上述的方法，其中，在形成所述鳍状结构之前或之后，对所述第二硬掩模层进行减薄处理。
上述的方法，其中，采用湿法刻蚀工艺或者等离子刻蚀工艺回蚀所述氧化层。
上述的方法，其中，所述方法还包括：
移除所述第一硬掩模层，并沉积栅极材料层。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本发明的主旨。
图1为FinFET的立体结构图；
图2A-2F为本发明提供的一种FinFET的制备方法的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
本发明提供了一种FinFET的制备方法，具体如下。
首先，参照图2A所示，提供一半导体衬底100，在该半导体衬底100的顶部自下而上依次制备有第一硬掩模层101和第二硬掩模层102。可选但非限制，第一硬掩模层101为SiN；第二硬掩模层102为SiN、SiON、BN、无定形碳、TiN中的任意一种材料。进一步优选的，上述的第一硬掩模层101和第二硬掩模层102厚度均大于
之后，进行图案化处理，刻蚀第二硬掩模层102、第一硬掩模层101至半导体衬底100中，以在半导体衬底100中形成若干鳍状结构100a。具体的，可在第二硬掩模层102顶部涂覆一层光刻胶，进行曝光显影工艺，在光刻胶中形成若干开口，并以具有开口的光刻胶向下进行刻蚀至衬底中，以形成图2B所示的结构。
对第二硬掩模层102进行减薄处理，以将部分第一硬掩模层101的上表面予以暴露，形成图2C所示的结构。可选但非限制，至少对第二硬掩模层102减薄5nm，进而将其下方的第一硬掩模层101的部分上表面进行暴露。具体可根据第二硬掩模层102的材质来选择具体减薄工艺，从而实现在减薄第二硬掩模层102的同时，还不会对鳍状结构100a、衬底100、第一硬掩模层101造成损伤。同时在本发明中，可在形成鳍状结构100a之前或之后，对第二硬掩模层102进行减薄处理。当在形成鳍状结构100a之前对第二硬掩模层102进行减薄处理的步骤为：图案化处理，刻蚀第二硬掩模层102、第一硬掩模层101至半导体衬底100的上表面处停止，在半导体衬底100顶部形成若干间隔开的剩余第二硬掩模层102、第一硬掩模层101，之后对第一硬掩模层101进行减薄处理，然后再对半导体衬底100进行刻蚀，同样可形成图2C所示的结构。
沉积氧化层103并进行平坦化处理，以使该氧化层103的上表面与第二硬掩模层102的顶部平面齐平，如图2D所示。可选但非限制，可采用化学机械研磨工艺对氧化层103进行处理，以使得其表面与第二硬掩模层102齐平。
移除剩余的第二硬掩模层102，如图2E所示。由于第二硬掩模层102的材质与氧化层103明显不同，例如当第二硬掩模层102为无定形碳时，可在高温下通入氧气，无定形碳与氧气生成气态的二氧化碳即可实现移除第二硬掩模层102。
回蚀氧化层103，以将各鳍状结构100a的侧壁予以外露，同时在相邻鳍状结构100a之间区域的底部保留部分氧化层103a，如图2F所示。可选但非限制，可采用湿法刻蚀工艺或者等离子刻蚀工艺回蚀氧化层103。在回蚀氧化层103的过程中，由于在顶部保留有剩余的第一硬掩模层101，因此可保护鳍状结构100a免受刻蚀损伤，同时氧化层103经回蚀时，也能具有一较为平坦的表面。第二硬掩模层102的减薄处理用于优化氧化层103a的平坦度，双层硬质掩模可以在最终的FinFET结构中保留Fin顶部的第一硬掩模层101，并形成对鳍状结构100a的保护作用。
完成上述步骤后，可选的进行如下步骤：移除剩余的一硬掩模层101，之后沉积栅极材料层，进而可形成图1所示的结构。
综上所述，由于本发明采用了如上技术方案，通过增加硬质掩模pullback的距离，得到平坦的FinFET STI OX recess结构。
以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (8)
1.一种FinFET制备方法，其特征在于，包括如下步骤：
提供一半导体衬底，在所述半导体衬底顶部自下而上依次沉积有第一硬掩模层和第二硬掩模层；
进行图案化处理，刻蚀所述第二硬掩模层、第一硬掩模层至所述半导体衬底中，以在所述半导体衬底中形成若干鳍状结构；
对第二硬掩模层进行减薄处理，以将部分第一硬掩模层的上表面予以暴露；
沉积氧化层并进行平坦化处理，以使该氧化层的上表面与所述第二硬掩模层的顶部平面齐平；
移除所述第二硬掩模层；
回蚀所述氧化层，以将各所述鳍状结构的侧壁予以外露。
2.如权利要求1所述的方法，其特征在于，所述第一硬掩模层为SiN。
3.如权利要求1所述的方法，其特征在于，所述第二硬掩模层为SiN、SiON、BN、无定形碳、TiN中的任意一种材料。
4.如权利要求1所述的方法，其特征在于，所述第一硬掩模层和所述第二硬掩模层的厚度均大于
5.如权利要求1所述的方法，其特征在于，至少对所述第二硬掩模层减薄5nm。
6.如权利要求1所述的方法，其特征在于，在形成所述鳍状结构之前或之后，对所述第二硬掩模层进行减薄处理。
7.如权利要求1所述的方法，其特征在于，采用湿法刻蚀工艺或者等离子刻蚀工艺回蚀所述氧化层。
8.如权利要求1所述的方法，其特征在于，所述方法还包括：
移除所述第一硬掩膜层，并沉积栅极材料层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410710173.2A CN104465397A (zh) | 2014-11-28 | 2014-11-28 | 一种FinFET制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410710173.2A CN104465397A (zh) | 2014-11-28 | 2014-11-28 | 一种FinFET制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN104465397A true CN104465397A (zh) | 2015-03-25 |
Family
ID=52911255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410710173.2A Pending CN104465397A (zh) | 2014-11-28 | 2014-11-28 | 一种FinFET制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104465397A (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US20110086497A1 (en) * | 2008-08-01 | 2011-04-14 | c/o FUJI ELECTRIC SYSTEMS CO., LTD. | Method for producing semiconductor device |
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-
2014
- 2014-11-28 CN CN201410710173.2A patent/CN104465397A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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