CN104426631A - 对数据进行处理的方法及装置 - Google Patents

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Abstract

本申请公开了对数据进行处理的方法及装置。本申请的技术方案包括：对接收到的数据进行编码；将编码后的数据分发到多路PCS通道；对分发到所述多路PCS通道的多路数据流分别进行自同步加扰，所述多路数据流与所述多路PCS通道一一对应。采用本申请提供的技术方案，可在物理层进行数据处理过程中降低逻辑资源的占用。

Description

对数据进行处理的方法及装置
技术领域
本发明涉及通信技术领域，尤其涉及对数据进行处理的方法及装置。
背景技术
随着互联网的飞速发展，未来以太网接口带宽会存在400GE（gigabitEthernet，千兆以太网）、1TE（terabit Ethernet）两种速率。
在IEEE802.3ba标准中，40GE/100GE以太网PCS（Physical CodingSublayer，物理编码子层）在多通道分发之前的汇聚层级采用了自同步加扰和解扰（Self Synchronizing Scramble and Descramble）的实施方法。同步加扰和解扰可以是基于汇聚层的自同步加/解扰（Self Synchronizing Scramble andDescramble on Aggregate Level，Scramble on AL）。关于多通道分发，可以参考IEEE802.3ba中的块分发（block distribution）。在现有100GE标准中，自同步加扰（执行主体可以是实现自同步加扰的逻辑电路）和自同步解扰（执行主体可以是实现自同步解扰的逻辑电路）发生于多通道分发之前，故又称之为Scramble on AL。
自同步加扰方法的反馈特性致使其无法进行有效的流水处理。在100GE标准下，高性能并行化处理的Scramble on AL方案要求：工作在312.5MHz频率时，一次能够处理40字节的数据，大约需要0.4k的LUT（Look Up Table，查找表）的资源。LUT是FPGA（Field Programmable Gate Array，现场可编程门阵列）芯片中主要逻辑单元之一。进一步，若将来400GE标准仍然按上述高性能并行化处理的Scramble on AL方案实施，则要求在312.5MHz工作频率下一次能够处理160字节的数据，大约需要10.8k的LUT资源。从100GE到400GE，带宽是变成原来4倍，占用LUT资源是原来的20～30倍。
随着Flexible Grid（灵活的电网）、Flexible OTN（Flexible OpticalTransmission Network，灵活的光传送网）、Flexible Bandwidth optical network（灵活的带宽光网络）等概念的出现，与之相应地，以以太网接口通道化且可以灵活分组为特征的灵活以太网等相关概念也随之出现，例如，原本完全属于固定400GE的以太网接口通道资源以灵活配置、灵活分组的共享方式来灵活承载1路400GE、1路300GE+1路100GE、2路200GE、4路100GE、8路50GE或16路25GE等各种分组方式的灵活以太网接口。在灵活以太网的实现过程中，经过MAC（Media Access Control，媒体访问控制）子层处理后的一路MAC数据流，通过子MAC流分发过程被分解为多路子MAC流，各路子MAC流分别进行自同步加扰以及多通道分发处理。IEEE802.3ba的100GE标准中，在400Gbps、1Tbps等大接口带宽的灵活以太网实现中，若采用与100GE标准类似的Scramble on AL方案，需要在子MAC流分发之后以及分发到多路PCS lane（PCS通道）之前分别完成各种灵活配置的子MAC流的加扰处理，即Scrambleon AL of Sub MAC Stream（基于汇聚层子MAC流的自同步加扰）。
随着以太网接口带宽速率的急剧提升，Scramble on AL方案和Scramble onAL of Sub MAC Stream方案中，实现加扰和解扰的逻辑电路所处理的数据带宽增加，导致逻辑资源占用等方面几何级数式的增长，这就提升了芯片设计要求，即，对芯片面积、功耗、时序收敛等各方面成本相应地大大增加，因而不利于***的FPGA（Field Programmable Gate Array，现场可编程门阵列）或ASIC（Application Specific Integrated Circuit，特别应用定制集成电路）实现。
发明内容
本发明实施例提供了一种对数据进行处理的方法及装置，用以在物理层进行数据处理过程中降低逻辑资源的占用。
第一方面，提供一种对数据进行处理的方法，所述方法包括：
对接收到的数据进行编码；将编码后的数据分发到多路物理编码子层PCS通道；对分发到所述多路PCS通道的多路数据流分别进行自同步加扰，所述多路数据流与所述多路PCS通道一一对应。
结合第一方面，在第一种可能的实现方式中，所述对分发到所述多路PCS通道的多路数据流分别进行自同步加扰，包括：多个加扰模块分别对所述多路数据流进行自同步加扰，所述多个加扰模块与所述多路PCS通道一一对应。
结合第一方面的第一种可能的实现方式，在第二种可能的实现方式中，所述对分发到所述多路PCS通道的多路数据流分别进行自同步加扰之前，还包括：对所述多个加扰模块中的多个移位寄存器的值分别进行初始化，所述多个加扰模块与所述多个移位寄存器一一对应，初始化后的所述多个移位寄存器的值之间的相关性系数的绝对值不大于设定阈值。
结合第一方面的第二种可能的实现方式，在第三种可能的实现方式中，对所述多个加扰模块中的多个移位寄存器的值分别进行初始化，包括：
获得伪随机二进制序列PRBS发生器生成的N*M比特PRBS序列；
将所述N*M比特PRBS序列分成N个M比特的PRBS序列；
将所述N个M比特的PRBS序列分别初始化赋值给N个移位寄存器，所述N个移位寄存器是所述多个移位寄存器；
其中，所述多个PCS通道的数量为N，M为加扰生成多项式的阶数。
第二方面，提供一种对数据进行处理的方法，所述方法包括：
对接收到的多路物理编码子层PCS通道的多路数据流分别进行自同步解扰，所述多路数据流与所述多路PCS通道一一对应；对自同步解扰后的多路数据流进行多通道聚合；对多通道聚合后的数据流进行解码。
结合第二方面，在第一种可能的实现方式中，对所述多路数据流分别进行自同步解扰，包括：多个解扰模块分别对所述多路数据流进行自同步解扰，所述多个解扰模块与所述多路PCS通道一一对应。
第三方面，提供一种发送器，包括：物理编码子层PCS，所述PCS包括：编码模块、多通道分发模块、多个加扰模块；
所述编码模块，用于对接收到的数据进行编码；
所述多通道分发模块，用于将所述编码模块编码后的数据分发到多路PCS通道；
所述多个加扰模块，用于对所述多通道分发模块分发到所述多路PCS通道的多路数据流分别进行自同步加扰，所述多路数据流与所述多路PCS通道一一对应，所述多个加扰模块与所述多路PCS通道一一对应。
结合第三方面，在第一种可能的实现方式中，所述PCS还包括：
初始化模块，用于对所述多个加扰模块中的多个移位寄存器的值分别进行初始化，所述多个加扰模块与所述多个移位寄存器一一对应，初始化后的所述多个移位寄存器的值之间的相关性系数的绝对值不大于设定阈值。
结合第三方面的第一种可能的实现方式，在第二种可能的实现方式中，所述初始化模块具体用于，获得伪随机二进制序列PRBS发生器生成的N*M比特PRBS序列，将所述N*M比特PRBS序列分成N个M比特的PRBS序列，将所述N个M比特的PRBS序列分别初始化赋值给N个移位寄存器，所述N个移位寄存器是所述多个移位寄存器；其中，所述多个PCS通道的数量为N，M为加扰生成多项式的阶数。
第四方面，提供一种接收器，包括：物理编码子层PCS，所述PCS包括：解码模块、多通道聚合模块、解扰模块；
所述解扰模块，用于对接收到的多路PCS通道的多路数据流分别进行自同步解扰，所述多路数据流与所述多路PCS通道一一对应；
所述多通道聚合模块，用于对所述解扰模块自同步解扰后的多路数据流进行多通道聚合；
所述解码模块，用于对所述多通道聚合模块聚合后的数据流进行解码。
结合第四方面，在第一种可能的实现方式中，所述解扰模块为多个解扰模块，所述多个解扰模块与所述多路PCS通道一一对应；
所述多个解扰模块中的每个解扰模块，用于对接收到的对应的PCS通道的数据流进行自同步解扰。
第五方面，提供一种装置，该装置可以是以下装置之一：
PHY，所述PHY可以通过FPGA或者ASIC实现。所述PHY可以是NIC中的部件，所述NIC可以是线卡或者PIC。所述PHY可以包含用于连接到MAC的MII；
PHY芯片，所述PHY芯片可以包括多个PHY。所述PHY芯片可以通过FPGA或者ASIC实现；
***芯片，所述***芯片可以包括多个MAC以及多个PHY；所述***芯片可以通过FPGA或者ASIC实现；
多端口以太网设备，所述多端口以太网设备可以是以太网集线器、以太网路由器或者以太网交换机。所述多端口以太网设备包括多个端口，每个端口可以包括***芯片，所述***芯片可以包括MAC和PHY。所述多端口以太网设备还可以将多个MAC整合到一个MAC芯片（MAC chip），以及将多个PHY整合到一个PHY芯片。所述多端口以太网设备也可以将多个MAC以及多个PHY整合到一个***芯片中。
该装置能够执行第一方面或者第一方面中的任意一种可能的实现方式所提供的方法。
第六方面，提供一种装置，该装置可以是以下装置之一：
PHY，所述PHY可以通过FPGA或者ASIC实现。所述PHY可以是NIC中的部件，所述NIC可以是线卡或者PIC。所述PHY可以包含用于连接到MAC的MII；
PHY芯片，所述PHY芯片可以包括多个PHY。所述PHY芯片可以通过FPGA或者ASIC实现；
***芯片），所述***芯片可以包括多个MAC以及多个PHY；所述***芯片可以通过FPGA或者ASIC实现；
多端口以太网设备，所述多端口以太网设备可以是以太网集线器、以太网路由器或者以太网交换机。所述多端口以太网设备包括多个端口，每个端口可以包括***芯片，所述***芯片可以包括MAC和PHY。所述多端口以太网设备还可以将多个MAC整合到一个MAC芯片，以及将多个PHY整合到一个PHY芯片。所述多端口以太网设备也可以将多个MAC以及多个PHY整合到一个***芯片中。
该装置能够执行第二方面或者第二方面中的任意一种可能的实现方式所提供的方法。
本发明的上述实施例中，自同步加扰操作被安排在多通道分发操作之后进行。即对分发到多路PCS通道的多路数据流分别进行加扰，相应的解扰操作在多通道聚合前进行。对一个比特进行加扰操作，涉及到该比特之前的一个或者多个比特。加扰器中的移位寄存器中的比特的数量越多，加扰操作越复杂。加扰操作的复杂性随着加扰器中的移位寄存器中的比特的数量的增长而增长，并且加扰操作的复杂性的增长速度超过了移位寄存器中的比特的数量的增长速度。举例来说，自同步加扰生成多项式可以是：G(X)=X58+X39+1。根据生成多项式算法，一个比特数据的加扰结果与该比特数据以及该比特数据之前的第39个比特以及第58个比特相关。以上导致移位寄存器为N比特数据位宽的加扰器的逻辑实现复杂性随着N的增大而呈非线性增加。假设加扰器中的移位寄存器的位宽变为原来的Y倍，则加扰器中的移位寄存器所需逻辑资源是原来的Z倍，并且Z>Y。例如Z等于Y+1或者Y+2。在某一种时钟频率下，将物理层编码后的数据分发到N路PCS通道后，物理层编码后的数据的带宽是每路PCS通道的数据的N倍。相应地，分发后每路PCS lane的数据的位宽是分发前的数据的位宽的N分之一。因此，分别对多通道分发后的N路数据进行自同步加扰或解扰所占用的逻辑资源小于对分发前的数据进行自同步加扰或解扰所占用的逻辑资源。与现有技术相比，本发明实施例提供的技术方案有助于减少芯片面积、功耗以及时序收敛等方面的成本。有助于减低实现复杂度。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中网络七层协议架构示意图；
图1A为本发明的一个实施例提供的一种对数据进行处理的方法的流程示意图；
图2A为本发明的一个实施例提供的一种处理方法的流程示意图；
图2A’为本发明的一个实施例提供的一种对数据进行处理的方法的流程示意图；
图2B为本发明的一个实施例提供的一种处理方法的流程示意图；
图3A为本发明的一个实施例提供的高速以太网Scramble on VL方案的框图；
图3B为本发明的一个实施例中高速以太网发送端多路PCS lane上分别进行加扰的示意图；
图3C为本发明的一个实施例中高速以太网接收端多路PCS lane上分别进行解扰的示意图；
图3D为本发明的一个实施例提供的一种发送器的结构示意图；
图4A为本发明的一个实施例提供的一种发送器的结构示意图；
图4A’为本发明的一个实施例提供的一种接收器的结构示意图；
图4B为本发明的一个实施例提供的一种接收器的结构示意图；
图5A为本发明的一个实施例提供的发送器的结构示意图；
图5B为本发明的一个实施例提供的接收器的结构示意图；
图6A为本发明实施例中的串行PRBS硬件初始化方案示意图；
图6B为本发明实施例中的并行PRBS硬件初始化方案示意图；
图7A为在图5A的基础上增加初始化模块的示意图；
图8A为在图5A的基础上增加FEC模块的示意图；
图8B为在图5B的基础上增加FEC模块的示意图；
图9A为在图5A的基础上增加CRC模块的示意图；
图9B为在图5B的基础上增加CRC模块的示意图；
图10A为本发明实施例中在MAC帧中添加CRC8的示意图；
图10B为本发明实施例中在MAC帧中添加CRC16的示意图；
图11为本发明的另一实施例提供的灵活以太网Scramble on VL方案的框图；
图12A为本发明另一实施例提供的发送器的结构示意图；
图12B为本发明另一实施例提供的接收器的结构示意图。
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部份实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
为了缓解现有技术方案存在的逻辑资源占用几何级数增长导致的芯片面积、功耗、时序收敛等各方面成本快速增加，本发明实施例提出了一种基于多路PCS lane中的每路PCS lane的自同步加扰和解扰的方案。为描述方便，本发明实施例将该方案称为基于虚通道的自同步加/解扰（Self SynchronizingScramble and Descramble on Virtual Lane，Scramble on VL）。
本发明实施例主要在如图1所示的网络七层协议架构中的物理（Physical）层实现。如图1所示，物理层可包括RS子层（Reconciliation Sublayer，协调子层）、PCS子层、PMA（Physical Medium Attachment，物理介质连接）子层、PMD（Physical Media Dependent，物理介质相关）子层等。本发明实施例主要在PCS子层实现。针对高速以太网（比如100GE或者超100GE的高速以太网），在物理层的PCS子层，将自同步加扰和解扰处理操作安排在多通道分发后得到的各路PCS lane上分别进行。即针对每路PCS lane分别设置加扰模块和解扰模块进行自同步加扰和解扰。加扰模块可以是实现自同步加扰功能的逻辑电路。解扰模块可以是实现自同步解扰功能的逻辑电路。具体来说，在发送端，每路PCS lane上设置的加扰模块进行自同步加扰。在接收端，每路PCS lane上设置的解扰模块进行自同步解扰。
对一个比特进行加扰操作，涉及到该比特之前的一个或者多个比特。加扰器中的移位寄存器中的比特的数量越多，加扰操作越复杂。加扰操作的复杂性随着加扰器中的移位寄存器中的比特的数量的增长而增长，并且加扰操作的复杂性的增长速度超过了移位寄存器中的比特的数量的增长速度。举例来说，自同步加扰生成多项式可以是：G(X)=X58+X39+1。根据生成多项式算法，一个比特数据的加扰结果与该比特数据以及该比特数据之前的第39个比特以及第58个比特相关。以上导致移位寄存器为N比特数据位宽的加扰器的逻辑实现复杂性随着N的增大而呈非线性增加。假设加扰器中的移位寄存器的位宽变为原来的Y倍，则加扰器中的移位寄存器所需逻辑资源是原来的Z倍，并且Z>Y。例如Z等于Y+1或者Y+2。在某一种时钟频率下，将物理层编码后的数据分发到N路PCS通道后，物理层编码后的数据的带宽是每路PCS通道的数据的N倍。相应地，分发后每路PCS lane的数据的位宽是分发前的数据的位宽的N分之一。因此，本发明实施例中分别对多通道分发后的N路数据流进行自同步加扰或解扰所占用的逻辑资源小于对分发前的数据流进行自同步加扰或解扰所占用的逻辑资源。与现有技术相比，本发明实施例提供的技术方案有助于减少芯片面积、功耗以及时序收敛等方面的成本。有助于减低实现复杂度。
进一步的，本发明实施例还提供了其他技术方案，以改善以太网电接口处物理通道的链路直流平衡（DC balance）性能和比特翻转（bit transition）性能，改善***的误比特率（Bit Error Rate，BER）性能以及接收端CDR（Clock DataRecover，时钟数据恢复）电路的工作可靠性和稳定性。本发明实施例中，在各路PCS lane的加扰模块对所对应的PCS lane的数据流进行加扰处理之前，可首先对加扰模块进行初始化，以对加扰模块中的移位寄存器进行初始化赋值。各PCS lane上的加扰模块的初始值可以满足如下要求：加扰模块的移位寄存器的初值状态序列高度随机化且各PCS lane的加扰模块初值状态序列相关性较小。相关性一般用相关系数r表示，r处于[-1,1]范围内，r的绝对值越小则相关性也越小。本实施例中，可以给出一个允许的r的最大取值，各移位寄存器的值之间的相关性系数r的绝对值不大于该设定的最大取值。优选的，r的绝对值的最大取值可设为0.75。
进一步的，为了改善错误扩散对MAC CRC32（CRC：Cyclic RedundancyCheck，循环冗余校验）检错能力的影响，提升***的MTTFPA（Mean Time toFalse Packet Acceptance，假包验收平均时间，即错包被当成正确有效包接收的平均时间）性能，本发明实施例中，还可在MAC帧尾添加CRC8或CRC16校验编码产生的FCS（Frame Check Sequence，帧校验序列），或者在物理层各路PCS lane的数据流中分别添加FEC（Forward Error Correction，前向纠错）校验序列，也可以既在MAC帧尾添加CRC8或CRC16校验编码产生的FCS校验序列又在物理层各路PCS lane的数据流中分别添加FEC校验序列。
下面结合两个具体实施例对本发明实施例的Scramble on VL方案的具体实现进行详细说明。首先需要说明的是，以下内容在不特别声明的情况下，PCS是指能够执行PCS layer功能的电路。RS是指能够执行RS layer功能的电路。MAC是指能够执行MAC layer功能的电路。RS与PCS之间通过MII（MediaIndependence Interface，媒体无关接口）进行控制信息和数据的传输。
实施例一
图1A为本发明的一个实施例提供的一种对数据进行处理的方法的流程示意图。参见图1A。所述方法包括：
101、对接收到的数据进行编码。
102、将编码后的数据分发到多路物理编码子层PCS通道。
103、对分发到所述多路PCS通道的多路数据流分别进行自同步加扰，所述多路数据流与所述多路PCS通道一一对应。
举例来说，图1A所示的方法具体可以是图2A所示的方法。具体来说，图1A中的101、102以及103可以分别是图2A中的201、202以及203。
举例来说，图1A所示的方法的执行主体可以是PHY、PHY芯片（PHYchip）、***芯片（system chip）或者多端口以太网设备（multi-port Ethernetdevice）。
所述PHY可以通过FPGA或者ASIC实现。所述PHY可以是网络接口卡（Network Interface Card，NIC）中的部件，所述NIC可以是线卡（Line Card）或者PIC（Physical Interface Card，物理接口卡）。所述PHY可以包含用于连接到（for interfacing to）MAC的Media-Independent Interface（媒体无关接口，MII）。
所述PHY芯片可以包括多个PHY。所述PHY芯片可以通过FPGA或者ASIC实现。
所述***芯片可以包括多个MAC以及多个PHY；所述***芯片可以通过FPGA或者ASIC实现。
所述多端口以太网设备可以是以太网集线器、以太网路由器或者以太网交换机。所述多端口以太网设备包括多个端口，每个端口可以包括***芯片，所述***芯片可以包括MAC和PHY。所述多端口以太网设备还可以将多个MAC整合到一个MAC芯片（MAC chip），以及将多个PHY整合到一个PHY芯片。所述多端口以太网设备也可以将多个MAC以及多个PHY整合到一个***芯片中。
图2A为本发明实施例提供的一种对数据进行处理的方法的流程示意图。参见图2A，所述方法包括：
201、PCS对RS输出的数据进行物理层编码。
202、所述PCS将物理层编码后的数据分发到多路PCS lane。
203、所述PCS对分发到所述多路PCS lane的多路数据流分别进行自同步加扰，所述多路数据流与所述多路PCS lane一一对应。
可选地，图2A所示的方法中，所述PCS对分发到所述多路PCS lane的多路数据流分别进行自同步加扰，包括：多个加扰模块分别对所述多路数据流进行自同步加扰，所述PCS包括所述多个加扰模块，所述多个加扰模块与所述多路PCS lane一一对应。
可选地，上述技术方法中，所述PCS对分发到所述多路PCS lane的多路数据分别进行自同步加扰之前，还包括：对所述多个加扰模块中的多个移位寄存器的值分别进行初始化，所述多个加扰模块与所述多个移位寄存器一一对应，初始化后的所述多个移位寄存器的值之间的相关性系数的绝对值不大于设定阈值。
可选地，上述技术方法中，对所述多个加扰模块中的多个移位寄存器的值分别进行初始化，包括：获得PRBS（Pseudo-Random Binary Sequence，伪随机二进制序列）发生器生成的N*M比特PRBS序列；将所述N*M比特PRBS序列分成N个M比特的PRBS序列；将所述N个M比特的PRBS序列分别初始化赋值给N个移位寄存器；其中，N为PCS通道数量，M为加扰生成多项式的阶数。
图2A’为本发明实施例提供的一种对数据进行处理的方法的流程示意图。参见图2A’，所述方法包括：
220、对接收到的多路物理编码子层PCS通道的多路数据流分别进行自同步解扰，所述多路数据流与所述多路PCS通道一一对应。
221、对自同步解扰后的多路数据流进行多通道聚合。
222、对多通道聚合后的数据流进行解码。
举例来说，图2A’所示的方法具体可以是图2B所示的方法。具体来说，图2A’中的220、221以及222可以分别是图2B中的210、211以及212。
举例来说，图2A’所示的方法的执行主体可以是PHY、PHY芯片、***芯片或者多端口以太网设备。
所述PHY可以通过FPGA或者ASIC实现。所述PHY可以是网络接口卡中的部件，所述NIC可以是线卡或者PIC。所述PHY可以包含用于连接到MAC的MII。
所述PHY芯片可以包括多个PHY。所述PHY芯片可以通过FPGA或者ASIC实现。
所述***芯片可以包括多个MAC以及多个PHY；所述***芯片可以通过FPGA或者ASIC实现。
所述多端口以太网设备可以是以太网集线器、以太网路由器或者以太网交换机。所述多端口以太网设备包括多个端口，每个端口可以包括***芯片，所述***芯片可以包括MAC和PHY。所述多端口以太网设备还可以将多个MAC整合到一个MAC芯片，以及将多个PHY整合到一个PHY芯片。所述多端口以太网设备也可以将多个MAC以及多个PHY整合到一个***芯片中。
图2B为本发明另一实施例提供的一种对数据进行处理的方法的流程示意图。参见图2B，所述方法包括：
210、PCS对多路PCS lane的多路数据流分别进行自同步解扰，所述多路数据流与多路PCS lane一一对应。
211、所述PCS对自同步解扰后的多路数据流进行多通道聚合。
212、所述PCS单元对多通道聚合后的数据进行解码，并将解码后的数据输出给RS。
可选地，图2B提供的方案中，所述PCS对多路数据流分别进行自同步解扰，包括：多个解扰模块分别对所述多路数据流进行自同步解扰，所述PCS包括所述多个解扰模块，所述多个解扰模块与所述多路PCS lane一一对应。
图2A所示的方法可以应用于超100GE以太网物理层数据处理。本发明实施例还提供了Scramble on VL方案在超100GE以太网物理层数据处理过程中的具体实现过程。
对于超100GE的高速以太网，如400GE高速以太网或1TE高速以太网等，基于本发明实施例提供的Scramble on VL方案的组织结构框图可如图3A所示。
图3A所示的组织结构可通过以下方式实现：取消802.3ba标准中位于PCS子层64B/66B编码模块和多通道分发模块之间的加扰模块和解扰模块，将加扰模块和解扰模块安排在多通道分发模块之后。具体实施时，如图3B和图3C所示，可在多通道分发得到的每路PCS lane上都放置一个独立的加扰模块和解扰模块，各个加扰模块和解扰模块仅针对本路PCS lane上的数据流进行自同步加扰和解扰处理。其中，64B/66B编码也可由其它编码方式（比如256B/257B编码）代替。
基于上述协议架构的发送端物理层加扰过程以及接收端物理层解扰过程如下所述。需要说明的是，以下描述的加扰过程和解扰过程所涉及的协议层主要包括物理层，其它协议层的处理过程，可参考802.3ba标准实现。
图3D是本发明实施例提供的一种发送器的结构示意图。参见图3D，发送器31包括PCS32。PCS32包括编码模块33、多通道分发模块34以及多个加扰模块35。
举例来说，编码模块33可以是编码器。多通道分发模块34可以是分发器。多个加扰模块35可以是多个加扰器。
举例来说，发送器31可以用于执行图1A所示的方法。
举例来说，发送器31具体可以是图4A所示的发送器。其中，图3D中的编码模块33、多通道分发模块34以及多个加扰模块35可以分别是图4A中的编码模块303、多通道分发模块304以及加扰模块305。
图4A、图5A和图7A分别为本发明实施例提供的发送器的结构示意图。图4A、图5A和图7A中的发送器可以用于执行图2A所示的方法。参见图图4A、图5A和图7A，所述发送器包括：RS301、PCS302，PCS302包括：编码模块303、多通道分发模块304、加扰模块305。其中，编码模块303，用于对RS301输出的数据进行物理层编码；多通道分发模块304，用于将编码模块303编码后的数据分发到多路PCS lane；加扰模块305，用于对多通道分发模块304分发到多路PCS lane的多路数据流分别进行自同步加扰，所述多路数据流与所述多路PCS lane一一对应。
可选地，上述发送器中还可包括：初始化模块311，用于对多个加扰模块中的多个移位寄存器的值分别进行初始化，所述多个加扰模块与所述多个移位寄存器一一对应，初始化后的所述多个移位寄存器的值之间的相关性系数的绝对值不大于设定阈值，所述加扰模块包括所述多个加扰模块。
可选地，上述技术方案中，所述初始化模块311具体用于：获得PRBS发生器生成的N*M比特PRBS序列，将所述N*M比特PRBS序列分成N个M比特的PRBS序列，将所述N个M比特的PRBS序列分别初始化赋值给N个移位寄存器；其中，N为PCS通道数量，M为移位寄存器宽度。
图4A’是本发明实施例提供的一种接收器的结构示意图。参见图4A’，接收器36包括PCS37。PCS37包括解码模块38、多通道聚合模块39以及解扰模块30。
举例来说，解码模块38可以是解码器。多通道聚合模块39可以是聚合器。解扰模块30可以是解扰器。
举例来说，接收器36可以用于执行图2A’所示的方法。
举例来说，接收器36具体可以是图4B所示的接收器。其中，图4A’中的解码模块38、多通道聚合模块39以及解扰模块30可以分别是图4B中的解码模块308、多通道聚合模块309、解扰模块310。
图4B和图5B分别为本发明实施例提供的接收器的结构示意图。图4B和图5B中的接收器可以用于执行图2B所示的方法。参见图4B和图5B，所述接收器包括：RS306、PCS307，所述PCS307包括：解码模块308、多通道聚合模块309、解扰模块310。其中，所述解扰模块310，用于对多路PCS lane的多路数据流分别进行自同步解扰，所述多路数据与所述多路PCS lane一一对应；所述多通道聚合模块309，用于对所述解扰模块310自同步解扰后的多路数据流进行多通道聚合；所述解码模块308，用于对所述多通道聚合模块309聚合后的数据进行解码，并将解码后的数据输出给所述RS306。
上述发送器中，PCS中的编码模块主要用来实现PCS子层中的64B/66B编码功能，PCS中的多通道分发模块主要用来实现将数据块分发到多路PCSlane的功能，PCS中的加扰模块主要实现自同步加扰。
上述接收器中，PCS中的解码模块主要用来实现PCS子层中的64B/66B解码功能，PCS中的聚合模块主要用来实现将多路PCS lane进行聚合（即解分发）的功能，PCS中的解扰模块主要实现自同步解扰。
上述单元和/或功能模块，可由逻辑电路实现。
基于上述图3A或图5A所示的架构，发送器的物理层加扰过程可包括：
PCS中的编码模块通过MII接收RS输出的数据。该数据可以是报文流，比如由NP（Network Processor，网络处理器）、ASIC或者TM（TrafficManagement，流量管理）芯片发送的报文流。该报文流可以是以太网帧（EthernetFrame）。所述以太网帧可以包括网际协议数据报（IP datagram）。编码模块进行64B/66B编码，编码后的数据可以是数据块流，例如可以是66比特的数据块流。编码模块将编码后的数据输出给多通道分发模块；多通道分发模块将编码模块编码后的数据分发到多路PCS lane（PCS通道）。PCS lane的数量由***方案设定。各路PCS lane对应的加扰模块对本路PCS lane的数据进行自同步加扰。
进一步的，自同步加扰之后，可以分别在各路PCS lane上周期性添加AM（对齐字，Alignment Marker）。AM可以用于在接收端消除各路PCS lane之间的数据偏斜skew。另外，AM可以用于实现PCS lane重排序功能。
64B/66B编码以及添加AM，属于PCS子层的操作。此后，PCS处理后的数据到达PMA进行比特复用（即串行编码），再经PMD发送到传输介质上进行传输。其中，自同步加扰的实现可参见图3A，所采用的自同步加扰生成多项式可以为：
G(X)=X58+X39+1…………………………………………（1）
基于图3A或图5B所述的架构，接收器的物理层解扰过程可包括：
PMA接收到来自PMD的数据后，进行比特解复用处理，生成Ｎ路PCS lane数据流；每路PCS lane上设置的解扰模块对本PCS lane上的数据流进行自同步解扰；多通道聚合模块将解扰后的所有路PCS lane进行聚合（解分发）处理；解码模块对多通道聚合模块处理后的数据进行解码。此后，PCS处理后的数据通过MII接口输出到RS进行处理。其中，自同步解扰的实现可参见图3A，其解扰过程依据如公式（1）所示的自同步加扰生成多项式。
通过以上流程可以看出，本发明实施例将自同步加扰和解扰的处理过程从多通道分发处理操作之前移到多通道分发处理操作之后，且针对多通道分发得到的每路PCS lane分别进行自同步加扰和解扰，这样，由于每路PCS lane的带宽较窄，因此加扰和解扰的逻辑电路设计与现有技术相比有所降低，从而可降低芯片面积、功耗、时序收敛等各方面的成本。
考虑到实施“MLD+Bit MUX（即在PCS子层进行多通道分发为多路PCSlane后，在PMA子层进行比特复用）”处理的结构对***的链路性能有负面影响。某些情况下，各物理链路上可能会全部发送IDLE（空）数据等相关性强的固定内容数据，例如当***刚复位时，发送IDLE数据进行***初始化，实现数据的恢复、同步与锁定等。但“MLD+Bit MUX”的操作又会使得物理链路的直流平衡（DC balance性能）和比特翻转（bit transition）性能受到较大不利影响。
为了改善Scramble on VL方案下以太网电接口处物理通道的链路直流平衡（DC balance）性能和比特翻转（bit transition）性能，并最终改善***的误比特率性能以及接收端CDR电路的工作可靠性与稳定性，本发明实施例中可进一步针对发送端每路PCS lane上的加扰模块分别进行初始化，即对加扰模块中的移位寄存器的值进行初始化，以确保***稳定可靠地工作。
对每路PCS lane上的加扰模块中的移位寄存器进行初始化时，每路PCSlane上的加扰模块的移位寄存器初始值可以满足如下要求：加扰模块中的移位寄存器的初值状态序列高度随机化且各路PCS lane的加扰模块初值状态序列相关性越小越好。
可采用以下方式进行初始化：由PRBS（Pseudo-Random Binary Sequence，伪随机二进制序列）发生器生成N*M比特PRBS序列，将该N*M比特PRBS序列分成N个M比特的PRBS序列，将该N个M比特的PRBS序列分别初始化赋值给N个移位寄存器。其中，N为PCS通道数量，N为不小于2的整数，M为移位寄存器宽度，是加扰生成多项式的次数（order of polynomial），或称多项式的阶数（degree of polynomial），M取值通常为58（如公式1），还可以是3或7等。
下面以M=58为例，描述初始化方案的具体实施方式。
初始化方案一：PRBS软件初始化方案
在初始化方案一中，采用软件形式的PRBS发生器（比如逻辑电路模块的配套软件或其他第三方软件PRBS发生器），由该PRBS发生器生成Ｎ路PCSlane所需的N*58bit的PRBS序列作为初值状态序列，然后由用于下发初值状态序列的功能模块（如软硬件接口模块）将该N*58bit的PRBS序列发送到处理初值状态序列的功能模块中，由处理初值状态序列的功能模块将该N*58bit的PRBS序列截取为N路58bit的PRBS序列，并分别下发到N路PCS lane的加扰模块进行初始化赋值，其中每路PCS lane上的加扰模块使用一路58bit的PRBS序列对加扰模块中的移位寄存器进行初始化赋值。
初始化方案一的一种替换方式是：通过人机接口获得Ｎ路PCS lane所需的N*58bit的PRBS序列作为初值状态序列，比如，管理人员可通过人机接口输入Ｎ路PCS lane所需的N*58bit的PRBS序列给PRBS发生器。其它处理操作同前所述。
初始化方案二：串行PRBS硬件初始化方案
在初始化方案二中，首先在硬件芯片逻辑中实现串行PRBS发生器，由串行PRBS发生器的逻辑电路结合N*58bit的串行移位寄存器方式，生成Ｎ路PCSlane所需N*58bit的PRBS序列作为初值状态序列。当串行移位寄存器的最高位发生过比特翻转之后，N*58bit的串行移位寄存器中存储的PRBS序列被截取为N路58bit的PRBS序列，并分别赋值给N路PCS lane上的加扰模块进行初始化赋值，其中每路PCS lane上的加扰模块使用一路58bit的PRBS序列对加扰模块中的移位寄存器进行初始化赋值。图6A示出了串行PRBS硬件初始化方案。采用初始化方案二，完成初始化操作至少需要N*58个时钟周期，当芯片逻辑的面积紧张而对初始化时延不敏感时，可以考虑采用初始化方案二。
初始化方案三：并行PRBS硬件初始化方案
在初始化方案三中，首先在硬件芯片逻辑中实现并行PRBS发生器，由并行PRBS发生器的逻辑电路直接产生N*58bit的PRBS序列作为初值状态序列。然后，将产生的N*58bit的PRBS序列截取为N路58bit的初值状态序列，并直接赋值给N路PCS lane上的加扰模块进行初始化赋值。图6B示出了并行PRBS硬件初始化方案。采用初始化方案三，仅需要1个时钟周期就能完成初始化操作，当芯片逻辑面积资源较充足而对初始化时延较敏感时，可考虑采用初始化方案三。
为实现上述初始化方案，可在图5A的基础上设置初始化模块。如图7A所示，初始化模块可包括PRBS生成器和赋值子模块，其中：
若采用上述初始化方案一，则该PRBS生成器为软件形式的PRBS生成器，其PRBS序列生成方式以及赋值子模块为各加扰模块中的移位寄存器进行赋值的方式同上述初始化方案一的描述；
若采用上述初始化方案二，则该PRBS生成器为逻辑电路形式的串行PRBS发生器，其PRBS序列生成方式以及赋值子模块为各加扰模块中的移位寄存器进行赋值的方式同上述初始化方案二的描述；
若采用上述初始化方案三，则该PRBS生成器为逻辑电路形式的并行PRBS发生器，其PRBS序列生成方式以及赋值子模块为各加扰模块中的移位寄存器进行赋值的方式同上述初始化方案三的描述。
考虑到较低阶（如PRBS11）的PRBS序列因为周期较短，其对链路性能的改善效果相对比较差，因此优选地，在上述加扰模块初始化的上述三种初始化方案中，可尽量采用PRBS23、PRBS31等较高阶的PRBS序列。
当然，如果***的BER性能和接收端CDR电路性能是可以接受的，甚至可以不采用上述三种初始化方案，而将加扰模块的移位寄存器直接初始化为任意值（例如全0）。
在增加了对加扰模块中的移位寄存器值进行初始化处理操作的方案中，发送端物理层加扰过程以及接收端物理层解扰过程基本与前述流程一致，只是设置加扰模块时需要根据以上描述的初始化方案对加扰模块中的移位寄存器值进行初始化。
通过以上增加了加扰模块初始化的方案可以看出：一方面，本发明实施例将自同步加扰和解扰的处理过程从多通道分发处理操作之前移到多通道分发处理操作之后，且针对多通道分发得到的每路PCS lane分别进行自同步加扰。这样，由于每路PCS lane的带宽较小，加扰和解扰的逻辑电路设计与现有技术相比有所降低。从而可降低芯片面积、功耗、时序收敛等各方面的成本；另一方面，通过对加扰模块初始化，可以改善Scramble on VL方案下以太网电接口处物理通道的链路直流平衡（DC balance）性能和比特翻转（bit transition）性能，并最终改善***的误比特率性能以及接收端CDR电路的工作可靠性与稳定性。
考虑到自同步加扰操作具有错误扩散的特性，会导致1bit错误扩散成3bit错误。本发明实施例提供的Scramble on VL方案又进一步使得错误扩散后错误比特之间的位置关系变得复杂，且扩散后的错误更容易跨越数据包，导致本发明实施例提供的Scramble on VL方案的***MTTFPA性能非保守估计大约与宇宙寿命一个量级，但低于现有Scramble on AL方案的性能。
为了改善错误扩散对MAC CRC32检错能力的影响，提升***的MTTFPA性能，本发明实施例可采用以下几种添加校验序列的优化方案：
优化方案一：在自同步加扰之后添加FEC（Forward Error Correction，前向纠错）校验序列
在PCS子层中，在加扰模块进行自同步加扰之后，在每路PCS lane上分别独立实施FEC编解码前向纠错处理，即添加FEC校验序列；在解扰模块进行自同步解扰之前，对每路PCS lane上的数据进行FEC校验。所添加的FEC校验序列增益越高，则***BER性能的改善越大，从而可以提供更好的MTTFPA性能。例如，若采用IEEE802.3ba标准的FEC（2112,2080）fire码方案，可以使得***MTTFPA性能接近达到现有Scramble on AL方案的性能下限。
具体实施时，可在每路PCS lane上设置FEC模块320。在发送器，该FEC模块320用于实现上述添加FEC校验序列的处理操作。在接收器，上述FEC模块320用于实现FEC纠错检错操作，然后再进行解扰操作。图8A示出了在图5A的基础上增加FEC模块320的结构示意图。图8B示出了在图5B的基础上增加FEC模块320的示意图。同理，在图8A的基础上，也可增加初始化模块311。
优化方案二：在RS和PCS之间，增加一个CRC模块。该CRC模块可在RS输出的数据链路层MAC帧的CRC32帧校验序列FCS（Frame CheckSequence，帧校验序列）之后添加CRC8或CRC16校验编码产生的FCS。
如图9A和图9B所示，可在发送器和接收器的RS和PCS之间设置CRC模块330。CRC模块330在RS301发出的MAC帧的帧尾添加FCS校验序列。FCS可以包括CRC8校验序列或CRC16校验序列等。即，在MAC帧的CRC32帧校验序列FCS之后紧接着额外再添加CRC8或CRC16校验编码产生的8bit或16bit的帧校验序列FCS。
具体实施时，如图10A所示，CRC模块330在RS301发出的数据流中2个MAC帧之间至少添加1个或2个字节的IDLE（空）字节作为IPG（Inter packetgap，包间隙），IPG作为CRC8校验序列的预留空间。在发送器，CRC模块330在包尾标志EOP之前添加CRC8校验序列。即，将包尾标志EOP以及IPG中的1个或2个字节的IDLE替换为CRC8校验序列以及EOP标志。在接收器，经过CRC8包校验后，CRC模块330再将CRC8的校验序列以及EOP标志还原为原来的包尾标志EOP和IDLE字节。
也可将上述CRC8校验序列替换为CRC16校验序列，添加CRC16校验序列的示意图可如图10B所示。
通过MAC子层CRC32校验以及本发明实施例额外设置的CRC模块的CRC8或CRC16校验共2次校验，可以提高错包检出概率。通过添加CRC16方案，可以将MTTFPA提高到比较接近现有Scramble on AL方案的性能下限。
优化方案三：CRC校验与FEC校验相结合
优化方案三为上述优化方案一与优化方案三的结合，即，在PCS子层与RS子层之间添加FCS校验序列（如CRC8校验序列或CRC16校验序列）的同时，在PCS子层的自同步加扰之后，分别在每路PCS lane中添加FEC校验序列。该方案可以使MTTFPA高于现有Scramble on AL方案保守性能下限。
在增加了FCS和/或FEC校验处理操作之后，发送端物理层加扰过程，以及接收端物理层解扰过程，基本与前述流程一致。以CRC校验与FEC校验相结合为例，发送端的RS和PCS间的CRC模块在发出的MAC帧的帧尾添加CRC8或CRC16校验序列，PCS中的各加扰模块进行自同步加扰之后，由每路PCS lane上的FEC模块在本路PCS lane上的数据添加FEC校验序列；接收端物理层的PCS中各PCS lane上的FEC模块对本路PCS lane上的数据进行FEC校验，由本路PCS lane上的解扰模块进行自同步解扰，再由额外增加的CRC模块和MAC子层的CRC模块分别进行FCS校验，做出是否丢包的判断。
通过以上增加了校验处理的方案可以看出，一方面，本发明实施例将自同步加扰和解扰的处理过程从多通道分发处理操作之前移到多通道分发处理操作之后，且针对多通道分发得到的每路PCS lane分别进行自同步加扰和解扰，这样，由于每路PCS lane的带宽较窄，因此加扰和解扰的逻辑电路设计与现有技术相比有所降低，从而可降低芯片面积、功耗、时序收敛等各方面的成本；另一方面，通过对数据进行校验处理，可改善错误扩散对MAC CRC32检错能力的影响，提升***的MTTFPA性能。
实施例二
实施例二以超100GE以太网加/解扰为例，描述了灵活以太网中的Scrambleon VL方案的具体实现过程。
对于灵活以太网，基于本发明实施例提供的Scramble on VL方案的组织结构框图可如图11所示。
图11所示的组织结构可通过以下方式实现：
MAC层中的RS接收到报文流之前，包处理单元根据报文流中的以太网帧中的至少一个字段，或者以太网帧中的IP头中的至少一个字段，将报文流区分为多个子MAC流，并分别为多个子MAC流中的每个以太网帧对应的子MAC流设置标签。在完成PCS子层64B/66B编码之后，进行灵活以太网相关的子MAC流分发操作。子MAC流分发操主要包括：PCS根据每个以太网帧中的子MAC流标签，将报文流区分为多个子MAC流；然后，在多通道分发数据块到多路PCS lane之后，再分别在每路PCS lane上各自独立实施加扰或解扰操作。具体实施时，可在每路PCS lane上设置一个独立的加扰模块和解扰模块，每个加扰模块和解扰模块仅针对本路PCS lane上的数据块进行自同步加扰和解扰处理。
图12A示出了发送器的结构，图12B示出了接收器的结构。在发送器，编码模块对RS输出的数据进行物理层编码处理，子MAC流分发模块对编码模块编码后的数据进行子MAC流分发处理，多通道分发模块对子MAC流分发模块处理后得到的各子MAC流分别进行多通道分发处理，加扰模块对所对应的PCS lane上的数据进行自同步加扰。在接收端，解码模块对所对应的PCSlane的数据进行自同步解扰，多通道聚合模块对所有解扰模块自同步解扰后的多路PCS lane的数据进行多通道聚合，子MAC流聚合模块在多通道分发模块对自同步解扰后的多路PCS lane的数据进行多通道聚合之后，对多通道聚合后的数据进行子MAC流聚合，解码模块对子MAC流聚合模块处理后的数据进行解码。
与实施例一类似，基于Scramble on VL方案的灵活以太网架构同样面临着“MLD+Bit MUX”处理的结构对***的链路性能有负面影响的问题。为了改善Scramble on VL方案下以太网电接口处物理通道的链路直流平衡（DCbalance）性能和比特翻转（bit transition）性能，并最终改善***的误比特率（BitError Rate，BER）性能以及接收端CDR电路的工作可靠性与稳定性，与实施例一类似，在实施例二中可进一步针对发送端各路PCS lane上的加扰模块中的移位寄存器值分别进行初始化，以确保***稳定可靠地工作。加扰模块的初始化方案与实施例一相同，在此不再详述。
与实施例一类似，自同步加扰操作具有错误扩散的特性，会导致1bit错误扩散成3bit错误。为了改善错误扩散对MAC CRC32检错能力的影响，提升***的MTTFPA性能，与实施例一类似，在实施例二中也可通过添加校验序列来提升***的MTTFPA性能。添加校验序列的优化方案与实施例一相同，在此不再详述。
通过实施例二的以上流程可以看出，在灵活以太网中实施Scramble on VL方案可以得到与实施例一类似的技术效果。
另外，现有技术中针对灵活以太网各种子MAC流接口带宽的灵活分组方式，若仍然沿用40GE/100GE标准中的Scramble on AL方法，其实现方法必然采用某几种不同带宽的加扰模块组合与各种MUX（复用）相结合的方法，即，需要提供一个多种接口带宽的加扰资源池以供MUX灵活选择，其逻辑资源占用将随着灵活以太网支持的子MAC流带宽粒度和灵活分组数量的增加而急剧上升，导致面积、功耗、时序收敛等各方面成本进一步大大增加，并且多种接口带宽的加扰模块资源池+MUX选择模块的实现方案可扩展与可重用性差，逻辑结构不够简洁灵活，同理，现有技术中的解扰方案也存在类似问题。而上述实施例二中，通过对每路PCS lane分别进行加扰和解扰，则无需设置多种接口带宽的加扰和解扰资源池以供MUX灵活选择，仅需实现一定数量（等于PCSlane数量）的最小带宽并行加扰器，其仅是多通道分发前实现所需加扰资源池的一个很小的子集，从而与现有技术相比进一步降低了芯片面积、功耗、时序收敛等各方面的成本，并提高了时序方案的可扩展性和可重用性，逻辑结构简单灵活。
基于相同的技术构思，本发明实施例还提供了能够实现图2A所示的物理层处理方法的装置，该装置可以是以下装置中的一种：
PHY，所述PHY可以通过FPGA或者ASIC实现。所述PHY可以是NIC中的部件，所述NIC可以是线卡或者PIC。所述PHY可以包含用于连接到MAC的MII；
PHY芯片，所述PHY芯片可以包括多个PHY。所述PHY芯片可以通过FPGA或者ASIC实现；
***芯片，所述***芯片可以包括多个MAC以及多个PHY；所述***芯片可以通过FPGA或者ASIC实现；
多端口以太网设备，所述多端口以太网设备可以是以太网集线器、以太网路由器或者以太网交换机。所述多端口以太网设备包括多个端口，每个端口可以包括***芯片，所述***芯片可以包括MAC和PHY。所述多端口以太网设备还可以将多个MAC整合到一个MAC芯片（MAC chip），以及将多个PHY整合到一个PHY芯片。所述多端口以太网设备也可以将多个MAC以及多个PHY整合到一个***芯片中。
该装置能够执行本发明上述实施例提供的包含加扰过程的物理层处理方法，具体实现方式在此不再赘述。
基于相同的技术构思，本发明实施例还提供了能够实现图2B所示的物理层处理方法的装置，该装置可以是以下装置中的一种：
PHY，所述PHY可以通过FPGA或者ASIC实现。所述PHY可以是NIC中的部件，所述NIC可以是线卡或者PIC。所述PHY可以包含用于连接到MAC的MII；
PHY芯片，所述PHY芯片可以包括多个PHY。所述PHY芯片可以通过FPGA或者ASIC实现；
***芯片），所述***芯片可以包括多个MAC以及多个PHY；所述***芯片可以通过FPGA或者ASIC实现；
多端口以太网设备，所述多端口以太网设备可以是以太网集线器、以太网路由器或者以太网交换机。所述多端口以太网设备包括多个端口，每个端口可以包括***芯片，所述***芯片可以包括MAC和PHY。所述多端口以太网设备还可以将多个MAC整合到一个MAC芯片，以及将多个PHY整合到一个PHY芯片。所述多端口以太网设备也可以将多个MAC以及多个PHY整合到一个***芯片中。
该装置能够执行本发明上述实施例提供的包含解扰过程的物理层处理方法，具体实现方式在此不再赘述。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的***、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的***、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，可以仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个***，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个非易失性计算机可读取存储介质（non-transitory computerreadable storage medium）中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以计算机程序的形式体现出来，该计算机程序存储在一个存储介质中，以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行本发明各个实施例所述方法的全部或部分步骤。具体来说，所述计算机设备包括处理器。所述处理器可以通过访问所述存储介质中的所述计算机程序，从而执行本发明各个实施例所述方法的全部或部分步骤。前述的处理器可以是中央处理单元（central processingunit，CPU），网络处理器（network processor）或者FPGA）。前述的存储介质可以是：U盘、移动硬盘、只读存储器（Read-Only Memory，ROM）、随机存取存储器（Random Access Memory，RAM）、磁碟或者光盘。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (11)

1.一种对数据进行处理的方法，其特征在于，所述方法包括：
对接收到的数据进行编码；
将编码后的数据分发到多路物理编码子层PCS通道；
对分发到所述多路PCS通道的多路数据流分别进行自同步加扰，所述多路数据流与所述多路PCS通道一一对应。
2.如权利要求1所述的方法，其特征在于，所述对分发到所述多路PCS通道的多路数据流分别进行自同步加扰，包括：
多个加扰模块分别对所述多路数据流进行自同步加扰，所述多个加扰模块与所述多路PCS通道一一对应。
3.如权利要求2所述的方法，其特征在于，所述对分发到所述多路PCS通道的多路数据流分别进行自同步加扰之前，还包括：
对所述多个加扰模块中的多个移位寄存器的值分别进行初始化，所述多个加扰模块与所述多个移位寄存器一一对应，初始化后的所述多个移位寄存器的值之间的相关性系数的绝对值不大于设定阈值。
4.如权利要求3所述的方法，其特征在于，对所述多个加扰模块中的多个移位寄存器的值分别进行初始化，包括：
获得伪随机二进制序列PRBS发生器生成的N*M比特PRBS序列；
将所述N*M比特PRBS序列分成N个M比特的PRBS序列；
将所述N个M比特的PRBS序列分别初始化赋值给N个移位寄存器，所述N个移位寄存器是所述多个移位寄存器；
其中，所述多个PCS通道的数量为N，M为加扰生成多项式的阶数。
5.一种对数据进行处理的方法，其特征在于，所述方法包括：
对接收到的多路物理编码子层PCS通道的多路数据流分别进行自同步解扰，所述多路数据流与所述多路PCS通道一一对应；
对自同步解扰后的多路数据流进行多通道聚合；
对多通道聚合后的数据流进行解码。
6.如权利要求5所述的方法，其特征在于，对所述多路数据流分别进行自同步解扰，包括：
多个解扰模块分别对所述多路数据流进行自同步解扰，所述多个解扰模块与所述多路PCS通道一一对应。
7.一种发送器，其特征在于，包括：物理编码子层PCS，所述PCS包括：编码模块、多通道分发模块、多个加扰模块；
所述编码模块，用于对接收到的数据进行编码；
所述多通道分发模块，用于将所述编码模块编码后的数据分发到多路PCS通道；
所述多个加扰模块，用于对所述多通道分发模块分发到所述多路PCS通道的多路数据流分别进行自同步加扰，所述多路数据流与所述多路PCS通道一一对应，所述多个加扰模块与所述多路PCS通道一一对应。
8.如权利要求7所述的发送器，其特征在于，所述PCS还包括：
初始化模块，用于对所述多个加扰模块中的多个移位寄存器的值分别进行初始化，所述多个加扰模块与所述多个移位寄存器一一对应，初始化后的所述多个移位寄存器的值之间的相关性系数的绝对值不大于设定阈值。
9.如权利要求8所述的发送器，其特征在于，所述初始化模块具体用于，获得伪随机二进制序列PRBS发生器生成的N*M比特PRBS序列，将所述N*M比特PRBS序列分成N个M比特的PRBS序列，将所述N个M比特的PRBS序列分别初始化赋值给N个移位寄存器，所述N个移位寄存器是所述多个移位寄存器；其中，所述多个PCS通道的数量为N，M为加扰生成多项式的阶数。
10.一种接收器，其特征在于，包括：物理编码子层PCS，所述PCS包括：解码模块、多通道聚合模块、解扰模块；
所述解扰模块，用于对接收到的多路PCS通道的多路数据流分别进行自同步解扰，所述多路数据流与所述多路PCS通道一一对应；
所述多通道聚合模块，用于对所述解扰模块自同步解扰后的多路数据流进行多通道聚合；
所述解码模块，用于对所述多通道聚合模块聚合后的数据流进行解码。
11.如权利要求10所述的接收器，其特征在于，所述解扰模块为多个解扰模块，所述多个解扰模块与所述多路PCS通道一一对应；
所述多个解扰模块中的每个解扰模块，用于对接收到的对应的PCS通道的数据流进行自同步解扰。
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