CN104393046B - 三维半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种三维半导体器件，包括多个存储单元和多个选择晶体管，所述多个存储单元的每一个包括：沟道层，沿垂直于衬底表面的方向分布；多个层间绝缘层与多个栅极堆叠结构，沿着所述沟道层的侧壁交替层叠；多个浮栅，位于所述多个层间绝缘层与所述沟道层的侧壁之间；漏极，位于所述沟道层的顶部；以及源极，位于所述多个存储单元的相邻两个存储单元之间的所述衬底中。依照本发明的三维半导体器件及其制造方法，在垂直沟道侧壁植入浮栅，通过栅电极与浮栅之间的耦合控制垂直沟道侧壁上感应生成的源漏区的开启，有效提高了源漏区的感应效率和强度，减小了存储单元的源漏电阻，从而提高了存储阵列的读取电流和读取速度。

Description

三维半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，特别是涉及一种三维半导体器件及其制造方法。
背景技术
为了改善存储器件的密度，业界已经广泛致力于研发减小二维布置的存储器单元的尺寸的方法。随着二维(2D)存储器件的存储器单元尺寸持续缩减，信号冲突和干扰会显著增大，以至于难以执行多电平单元(MLC)操作。为了克服2D存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。
具体地，可以首先在衬底上沉积多层叠层结构(例如氧化物和氮化物交替的多个ONO结构)；通过各向异性的刻蚀工艺对衬底上多层叠层结构刻蚀而形成沿着存储器单元字线(WL)延伸方向分布、垂直于衬底表面的多个沟道通孔(可直达衬底表面或者具有一定过刻蚀)；在沟道通孔中沉积多晶硅等材料形成柱状沟道；沿着WL方向刻蚀多层叠层结构形成直达衬底的沟槽，露出包围在柱状沟道周围的多层叠层；湿法去除叠层中的某一类型材料(例如热磷酸去除氮化硅，或HF去除氧化硅)，在柱状沟道周围留下横向分布的突起结构；在沟槽中突起结构的侧壁沉积栅极介质层(例如高k介质材料)以及栅极导电层(例如Ti、W、Cu、Mo等)形成栅极堆叠；垂直各向异性刻蚀去除突起侧平面之外的栅极堆叠，直至露出突起侧面的栅极介质层；刻蚀叠层结构形成源漏接触并完成后端制造工艺。此时，叠层结构在柱状沟道侧壁留下的一部分突起形成了栅电极之间的隔离层，而留下的栅极堆叠夹设在多个隔离层之间作为控制电极。当向栅极施加电压时，栅极的边缘电场会使得例如多晶硅材料的柱状沟道侧壁上感应形成源漏区，由此构成多个串并联的MOSFET构成的门阵列而记录所存储的逻辑状态。
随着器件尺寸进一步缩减至例如22nm、乃至10nm节点，多晶硅等材料构成的沟道区电阻显著上升，通过在栅极施加电压以在沟道区感应形成源漏区的方法和器件结构面临着感应效率降低、感应强度减小、串联电阻上升的问题，直接影响了存储阵列的读取电流和读取速度。在极端情形下，远离存储单元读取节点(例如堆叠结构顶部的位线BL或者衬底中源区金属硅化物)处的电势可能不足以在沟道区感应生成源漏区，由此导致整个存储单元失效，数据无法读取。
发明内容
由上所述，本发明的目的在于克服上述技术困难，提出一种创新性三维半导体器件及其制造方法。
为此，本发明一方面提供了一种三维半导体器件，包括多个存储单元和多个选择晶体管，所述多个存储单元的每一个包括：沟道层，沿垂直于衬底表面的方向分布；多个层间绝缘层与多个栅极堆叠结构，沿着所述沟道层的侧壁交替层叠；多个浮栅，位于所述多个层间绝缘层与所述沟道层的侧壁之间；漏极，位于所述沟道层的顶部；以及源极，位于所述多个存储单元的相邻两个存储单元之间的所述衬底中。
其中，所述沟道层的材质包括单晶硅、非晶硅、多晶硅、微晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H及其组合。
其中，所述沟道层的平行于衬底表面的截面形状包括选自矩形、方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形及其组合的几何形状，以及包括选自所述几何形状演化得到的实心几何图形、空心环状几何图形、或者空心环状***层与绝缘层中心的组合图形。
其中，所述多个层间绝缘层的材质包括氧化硅、氮化硅、非晶碳、类金刚石无定形碳(DLC)、氧化锗、氧化铝、氮化铝及其组合。
其中，所述多个栅极堆叠结构的每一个包括栅极介质层与栅极导电层。其中，所述栅极介质层进一步包括隧穿层、存储层、阻挡层。其中，所述隧穿层包括SiO2、高k材料及其组合的单层或多层结构；其中高k材料包括但不限于选自SiN、AlN、TiN及其组合的氮化物，选自MgO、Al2O3、Ta2O5、TiO2、ZnO、ZrO2、HfO2、CeO2、Y2O3、La2O3及其组合的金属氧化物，氮氧化物、选自PZT、BST及其组合的钙钛矿相氧化物。其中，所述存储层包括具有电荷俘获能力的介质材料的单层或多层结构，所述介质材料选自SiN、HfO、ZrO及其组合。其中，所述阻挡层的包括选自氧化硅、氧化铝、氧化铪及其组合的介质材料的单层或多层结构。
其中，所述栅极导电层包括导电材料的单层或多层结构，所述导电材料包括多晶硅、多晶锗硅、或金属、或所述金属的合金、或所述金属的氮化物，其中所述金属包括选自Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合的金属。
其中，所述栅极介质层与所述栅极导电层之间还包括氮化物的阻挡层，所述氮化物为MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中M为Ta、Ti、Hf、Zr、Mo、W及其组合，x、y均大于等于0且小于等于1。
其中，所述多个浮栅包括浮栅材料层的单层或多层结构；所述浮栅材料层的材质包括选自单晶硅、非晶硅、多晶硅、微晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H及其组合的半导体材料，或者包括选自金属、所述金属的氮化物、所述金属的硅化物的导电材料，其中所述金属选自Al、Co、Ni、Cu、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合，或者包括选自SiN、HfO、ZrO及其组合的具有电荷俘获能力的介质材料。
其中，所述多个浮栅的每一个与所述沟道层和/或所述栅极堆叠结构之间还具有浮栅隔离层。
其中，所述多个源极的每一个顶部包含金属硅化物。
其中，所述多个选择晶体管包括或者不包括浮栅。
本发明另一方面提供了一种三维半导体器件的制造方法，包括步骤：在存储单元区的衬底上形成第一材料层与第二材料层的堆叠结构；刻蚀所述堆叠结构形成多个孔槽；选择性刻蚀在所述多个孔槽的侧壁、在所述第一或第二材料层中形成多个凹槽；在所述多个凹槽中形成多个浮栅以及多个浮栅隔离层。
其中，所述第一、第二材料层选自以下材料之一或其组合：氧化硅、氮化硅、多晶硅、非晶硅、微晶硅、非晶碳、类金刚石无定形碳(DLC)、氧化锗、氧化铝、氮化铝、金属、金属合金、金属氮化物。
其中，所述多个浮栅包括浮栅材料层的单层或多层结构；所述浮栅材料层的材质包括选自单晶硅、非晶硅、多晶硅、微晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H及其组合的半导体材料，或者包括选自金属、所述金属的氮化物、所述金属的硅化物的导电材料，其中所述金属选自Al、Co、Ni、Cu、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合，或者包括选自SiN、HfO、ZrO及其组合的具有电荷俘获能力的介质材料。
其中，在形成所述多个浮栅之前和/或之后形成所述浮栅隔离层。
其中，通过在所述多个浮栅侧壁和/或底部执行沉积工艺、或者对所述多个浮栅执行氧化或氮化工艺形成所述浮栅隔离层。
其中，所述第一、第二材料层为具有不同刻蚀选择性的绝缘材质。形成所述多个浮栅之后进一步包括：在所述多个孔槽中形成多个沟道层；填充所述多个沟道层顶部形成多个漏极；选择性刻蚀去除其中未形成所述多个凹槽或多个浮栅的第一或第二材料层，留下横向的沟槽；在所述横向的沟槽中形成栅极介质层与栅极导电层的栅极堆叠结构；在所述衬底中形成源极。
其中，所述栅极介质层进一步包括隧穿层、存储层、阻挡层。其中，所述隧穿层包括SiO2、高k材料及其组合的单层或多层结构；其中高k材料包括但不限于选自SiN、AlN、TiN及其组合的氮化物，选自MgO、Al2O3、Ta2O5、TiO2、ZnO、ZrO2、HfO2、CeO2、Y2O3、La2O3及其组合的金属氧化物，氮氧化物、选自PZT、BST及其组合的钙钛矿相氧化物。其中，所述存储层包括具有电荷俘获能力的介质材料的单层或多层结构，所述介质材料选自SiN、HfO、ZrO及其组合。其中，所述阻挡层的包括选自氧化硅、氧化铝、氧化铪及其组合的介质材料的单层或多层结构。
其中，所述栅极导电层包括导电材料的单层或多层结构，所述导电材料包括多晶硅、多晶锗硅、或金属、或所述金属的合金、或所述金属的氮化物，其中所述金属包括选自Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合的金属。其中，所述栅极介质层与所述栅极导电层之间还包括氮化物的阻挡层，所述氮化物为MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中M为Ta、Ti、Hf、Zr、Mo、W及其组合，x、y均大于等于0且小于等于1。
其中，所述第一、第二材料层中形成了凹槽的一个为绝缘材质，未形成凹槽的另一个为半导体或导电材质。形成所述浮栅之后进一步包括：在未形成凹槽的第一或第二材料层的侧壁形成栅极绝缘层，与所述未形成凹槽的第一或第二材料层共同构成栅极堆叠结构；在所述多个孔槽中、所述栅极堆叠结构上形成多个沟道层；在所述多个沟道层顶部形成多个漏极；在所述衬底中形成源极。
其中，所述沟道层的材质包括单晶硅、非晶硅、多晶硅、微晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H及其组合。
其中，所述沟道层的平行于衬底表面的截面形状包括选自矩形、方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形及其组合的几何形状，以及包括选自所述几何形状演化得到的实心几何图形、空心环状几何图形、或者空心环状***层与绝缘层中心的组合图形。
依照本发明的三维半导体器件及其制造方法，在垂直沟道侧壁植入浮栅，通过栅电极与浮栅之间的耦合控制垂直沟道侧壁上感应生成的源漏区的开启，有效提高了源漏区的感应效率和强度，减小了存储单元的源漏电阻，从而提高了存储阵列的读取电流和读取速度。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1至图10为依照本发明的三维半导体器件制造方法的各个步骤的剖视图；
图11为图9或图10中浮栅附近的局部放大示意图；
图12为依照本发明的三维半导体器件制造方法的示意性流程图；以及
图13为依照本发明的三维半导体器件的另一实施例的剖视图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了有效提高器件可靠性的半导体器件制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
如图1所示，在衬底1上交替形成第一材料层2A与第二材料层2B的堆叠结构2。衬底1材质可以包括体硅(bulk Si)、体锗(bulk Ge)、绝缘体上硅(SOI)、绝缘体上锗(GeOI)或者是其他化合物半导体衬底，例如SiGe、SiC、GaN、GaAs、InP等等，以及这些物质的组合。为了与现有的IC制造工艺兼容，衬底1优选地为含硅材质的衬底，例如Si、SOI、SiGe、Si:C等。堆叠结构2的选自以下材料的组合并且至少包括一种绝缘介质：如氧化硅、氮化硅、多晶硅、非晶硅、非晶碳、类金刚石无定形碳(DLC)、氧化锗、氧化铝、氮化铝、金属等及其组合。第一材料层2A具有第一刻蚀选择性，第二材料层2B具有第二刻蚀选择性并且不同于第一刻蚀选择性。在本发明一个优选实施例中，叠层结构2A/2B均为绝缘材料，层2A/层2B的组合例如氧化硅与氮化硅的组合、氧化硅与多晶硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等等。在本发明另一优选实施例中，层2A与层2B在湿法腐蚀条件或者在氧等离子干法刻蚀条件下具有较大的刻蚀选择比(例如大于5:1)。层2A、层2B的沉积方法包括PECVD、LPCVD、HDPCVD、MOCVD、MBE、ALD、热氧化、蒸发、溅射等各种工艺。
如图2所示，刻蚀堆叠结构2直至露出衬底1，形成垂直穿通堆叠结构的孔槽2TP以用于定义沟道区。优选地，采用RIE或等离子干法刻蚀各向异性刻蚀层2A/层2B的堆叠结构2，露出衬底1以及衬底1上交替堆叠的层2A/层2B的侧壁。更优选地，控制各向异性刻蚀堆叠结构2的工艺条件以使得横向刻蚀速度显著小于纵向刻蚀速度而得到高深宽比(例如深宽比AR大于等于10:1)的垂直的深孔或深槽2TP。平行于衬底1表面切得的孔槽2T的截面形状可以为矩形、方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形等等各种几何形状。
如图3所示，选择性刻蚀(例如回刻)堆叠结构2中的第二材料层2B，在孔槽2TP的侧壁形成多个凹槽2R以用于稍后定义浮栅区。刻蚀方法包括湿法腐蚀以及干法刻蚀。根据层2A/层2B的材质不同，可以选择的湿法腐蚀液包括，针对氧化硅材质的HF基腐蚀液，针对氮化硅材质的热磷酸腐蚀液，针对多晶硅或非晶硅材质的KOH或TMAH等强碱腐蚀液。另外还可以针对非晶碳、DLC等碳基材质选用氧等离子干法刻蚀，使得O与C反应形成气体而抽出。凹槽2R可以如图3所示为刻蚀层2B得到相对于层2A的凹入(也即层2A相对于层2B具有突出部2AP)，也可以与图3所示不同而刻蚀层2A得到的相对于层2B的凹入。
如图4所示，在孔槽2TP底部和侧壁以及凹槽2R侧壁中沉积浮栅材料层3。浮栅材料层3的材质可以包括单晶硅、非晶硅、多晶硅、微晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料(可原位掺杂)；也可以包括导电材料，例如金属、金属氮化物、金属硅化物，其中所述金属可以选自Al、Co、Ni、Cu、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等及其组合；此外浮栅材料层3还可以是介质材料，例如SiN、HfO、ZrO等具有电荷俘获能力的介质材料。虽然图4所示浮栅材料层3为单层结构，但是在本发明其他实施例中层3可以为上述各种材料的组合，组合形式包括堆叠、混杂、嵌入、合金等等，层3可以是单层结构也可以是多层堆叠结构。层3沉积工艺包括PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射等，沉积过程首先发生在凹槽2R中，完全填充了孔槽2TP侧壁的多个凹槽2R，然后继续填充孔槽2TP的底部和侧壁。在本发明一个实施例中，层3的沉积可以完全或者部分(如图4所示)填充孔槽2TP。
如图5所示，在孔槽2TP侧壁形成浮栅3F以及任选的浮栅隔离层4。各向异性刻蚀浮栅材料层3直至露出堆叠结构2的突出部分也即凹槽2R的最外侧(对应于图3中层2B的侧壁突出部分2BP)，从而在凹槽2R中留下浮栅3F。当浮栅材料层3材质为具有电荷俘获能力的介质材料时，可以无需额外形成浮栅隔离层4，而采用凹槽2R中层3的最外侧作为浮栅隔离层4。当浮栅材料层3材质为其他(优选为掺杂的)半导体材料或者金属基导电材料时，可以通过对浮栅3F执行热氧化、氮化工艺或者如上所述各种沉积工艺额外的在浮栅3F侧面形成浮栅隔离层4。浮栅隔离层4材质可以为浮栅材料层3的相应氧化物或氮化物，例如氧化硅、氧化锗、氧化锗硅、氧化钛、氧化钽、氧化铪、氧化锆以及氮化硅、氮化锗等等。
如图6所示，在浮栅3F以及任选的浮栅隔离层4侧壁以及孔槽2TP底部、衬底1表面形成沟道层5。沟道层5的材质可以包括单晶硅、非晶硅、多晶硅、微晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料，沉积工艺如上所述。在本发明图6所示一个实施例中，沟道层5的沉积方式为局部填充孔槽2TP的侧壁而形成为具有空气隙的中空柱形。在本发明图中未示出的其他实施例中，选择沟道层5的沉积方式以完全或者局部填充孔槽2TP，形成实心柱、空心环、或者空心环内填充绝缘层(未示出)的核心-外壳结构。沟道层5的水平截面的形状与孔槽2TP类似并且优选地共形，可以为实心的矩形、方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形等等各种几何形状，或者为上述几何形状演化得到的空心的环状、桶状结构(并且其内部可以填充绝缘层)。
如图7所示，进一步填充孔槽2TP顶部形成漏区5D。优选地，采用与沟道层5材质相同或者相近(例如与Si相近的材质SiGe、SiC等，以便微调晶格常数而提高载流子迁移率，从而控制单元器件的驱动性能)的材质沉积在孔槽2TP的顶部而形成存储器件单元晶体管的漏区5D。自然，如果与图6所示不同，沟道层5为完全填充的实心结构，则图7所示的步骤可以省略，沟道层5在整个器件顶部的部分则构成相应的漏区5D。
如图8所示，选择性刻蚀去除第一材料层2A，在第一材料层2B之间留下多个横向的沟槽2TL，沟槽2TL上下与第一材料层2B接触，一个侧面与沟道层5接触而另一个侧面则暴露在空气中，并且同时露出了衬底1表面。优选地，采用湿法腐蚀，例如针对氧化硅材质的HF基腐蚀液，针对氮化硅材质的热磷酸腐蚀液，针对多晶硅或非晶硅材质的KOH或TMAH等强碱腐蚀液。在本发明一个实施例中，层2B是氧化硅、层2A是氮化硅，如图8所示步骤采用热磷酸去除氮化硅的层2A。此外，在其他实施例中，也可以采用上述各种湿法腐蚀液去除相应的第一材料层2A。进一步地，在本发明其他实施例中，当层2A是非晶碳、DLC材质时，可以采用氧等离子干法刻蚀去除。留下的第一材料层2B稍后用作栅极堆叠之间的层间绝缘层2B。
如图9所示，在沟槽2TL中形成栅极堆叠结构6，包括栅极介质层6A与栅极导电层6B。沉积方法包括PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射等。如图11所示，层6A优选地进一步包括多个子层，例如隧穿层6A1、存储层6B2、阻挡层6B3。其中隧穿层6A1包括SiO2或高k材料，其中高k材料包括但不限于氮化物(例如SiN、AlN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物，例如MgO、Al2O3、Ta2O5、TiO2、ZnO、ZrO2、HfO2、CeO2、Y2O3、La2O3)、氮氧化物(如HfSiON)、钙钛矿相氧化物(例如PbZrxTi1-xO3(PZT)、BaxSr1-xTiO3(BST))等，隧穿层6A1可以是上述材料的单层结构或多层堆叠结构。存储层6B2是具有电荷俘获能力的介质材料，例如SiN、HfO、ZrO等及其组合，同样可以是上述材料的单层结构或多层堆叠结构。阻挡层6B3可以是氧化硅、氧化铝、氧化铪等介质材料的单层结构或多层堆叠结构。栅极导电层6B可以是多晶硅、多晶锗硅、或金属，其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物，栅极导电层6B中还可掺杂有C、F、N、O、B、P、As等元素以调节功函数。栅极介质层6A与栅极导电层6B之间还优选通过PVD、CVD、ALD等常规方法形成氮化物的阻挡层(未示出)，阻挡层材质为MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。同样地，层6B可以是单层结构也可以是多层堆叠结构。
如图10所示，在衬底1中形成共用的源区1S。可以通过离子注入掺杂、以及优选地进一步在表面形成金属硅化物(未示出)而形成源区1S。金属硅化物例如NiSi2-y、Ni1- xPtxSi2-y、CoSi2-y或Ni1-xCoxSi2-y，其中x均大于0小于1，y均大于等于0小于1。
最终获得的器件如图10所示，包括沟道层5，垂直地从衬底1突起；层间绝缘层2A与栅极堆叠结构6A/6B沿着沟道层5交替层叠；其中层间绝缘层2A与沟道层5侧壁之间具有浮栅3F以及任选的浮栅隔离层4。如图11放大的局部图所示，当向栅极堆叠结构6中的栅极导电层6B施加控制电压时，浮栅3F上的电势将上升，由于静电耦合将加速存储单元源漏区的形成。有效提高了源漏区的感应效率和强度，减小了存储单元的源漏电阻，从而提高了存储阵列的读取电流和读取速度。
半导体器件的制造方法的流程图如图12所示。值得注意的是，该流程图仅为本发明一个优选实施例，而只要是在栅极6B之间具有浮栅3F即可实施本发明。
例如，图1至图11中未示出的另一个本发明优选实施方式可以包括以下步骤：如图1所示沉积第一和第二材料层2A/2B的堆叠结构，其中第一材料层为如上所述的栅极导电层6B的材质，例如包含多晶硅、非晶硅、微晶硅、或金属的掺杂半导体或导电结构以用于控制栅极，另一层2B则构成层间绝缘层；如图2所示刻蚀定义沟道区；如图3所示回刻第二材料层2B形成凹槽2R；类似于图4、如图5所示形成浮栅3F和浮栅隔离层4，不同之处在于只是先形成浮栅隔离层4以覆盖凹槽2R的底部和侧面、也即同时覆盖了层2A，然后在层4之上填充沉积浮栅材料层3并刻蚀形成浮栅3F；随后更优选地继续在浮栅3F以及层2A的侧面沉积浮栅隔离层4，以使得层4完全包裹浮栅3F和层2A，层4同时作为栅极2A的栅极绝缘层；此外，也可以在栅极2A侧壁沉积类似于层6A的栅极绝缘层(未示出)；接着如图6、7所示，填充沟道层5以及形成漏区5D；后续如图10所示，形成源区1S。最终得到的器件结构如图13所示。
此外，还可以在图4沉积浮栅材料层3时，不仅在如图中所示器件存储单元区形成浮栅，也同时在(驱动器)选择单元区中形成浮栅，换言之，本发明的浮栅结构3F/4将位于存储单元中和/或选择晶体管中。
依照本发明的三维半导体器件及其制造方法，在垂直沟道侧壁植入浮栅，通过栅电极与浮栅之间的耦合控制垂直沟道侧壁上感应生成的源漏区的开启，有效提高了源漏区的感应效率和强度，减小了存储单元的源漏电阻，从而提高了存储阵列的读取电流和读取速度。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构或方法流程做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (20)

1.一种三维半导体器件，包括多个存储单元和多个选择晶体管，所述多个存储单元的每一个包括：
沟道层，沿垂直于衬底表面的方向分布；
多个层间绝缘层与多个栅极堆叠结构，沿着所述沟道层的侧壁交替层叠；
多个浮栅，水平地位于所述多个层间绝缘层与所述沟道层的侧壁之间，并且垂直地位于所述多个栅极堆叠结构之间；
漏极，位于所述沟道层的顶部；以及
源极，位于所述多个存储单元的相邻两个存储单元之间的所述衬底中。
2.如权利要求1所述的三维半导体器件，其中，所述沟道层的平行于衬底表面的截面形状包括选自矩形、方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形及其组合的几何形状，以及包括选自所述几何形状演化得到的实心几何图形、空心环状几何图形、或者空心环状***层与绝缘层中心的组合图形。
3.如权利要求1所述的三维半导体器件，其中，所述多个栅极堆叠结构的每一个包括栅极介质层与栅极导电层。
4.如权利要求3所述的三维半导体器件，其中，所述栅极介质层进一步包括隧穿层、存储层、阻挡层。
5.如权利要求3所述的三维半导体器件，其中，所述栅极介质层与所述栅极导电层之间还包括氮化物的阻挡层。
6.如权利要求1所述的三维半导体器件，其中，所述多个浮栅包括浮栅材料层的单层或多层结构；所述浮栅材料层的材质包括半导体材料，或者导电材料，或者包括具有电荷俘获能力的介质材料。
7.如权利要求1所述的三维半导体器件，其中，所述多个浮栅的每一个与所述沟道层和/或所述栅极堆叠结构之间还具有浮栅隔离层。
8.如权利要求1所述的三维半导体器件，其中，所述多个源极的每一个顶部包含金属硅化物。
9.如权利要求1所述的三维半导体器件，其中，所述多个选择晶体管包括或者不包括浮栅。
10.一种三维半导体器件的制造方法，包括步骤：
在存储单元区的衬底上形成第一材料层与第二材料层的堆叠结构；
刻蚀所述堆叠结构形成多个孔槽；
选择性刻蚀在所述多个孔槽的侧壁、在所述第二材料层中形成水平地侧向分布的多个凹槽；
在所述多个凹槽中形成多个浮栅以及多个浮栅隔离层，所述多个浮栅水平地位于第二材料层中的凹槽的侧壁，并且垂直地位于第一材料层之间。
11.如权利要求10所述的三维半导体器件制造方法，其中，所述多个浮栅包括浮栅材料层的单层或多层结构；所述浮栅材料层的材质包括半导体材料，或者包括导电材料，或者包括具有电荷俘获能力的介质材料。
12.如权利要求10所述的三维半导体器件制造方法，其中，在形成所述多个浮栅之前和/或之后形成所述浮栅隔离层。
13.如权利要求10所述的三维半导体器件制造方法，其中，通过在所述多个浮栅侧壁和/或底部执行沉积工艺、或者对所述多个浮栅执行氧化或氮化工艺形成所述浮栅隔离层。
14.如权利要求10所述的三维半导体器件制造方法，其中，所述第一、第二材料层为具有不同刻蚀选择性的绝缘材质。
15.如权利要求14所述的三维半导体器件制造方法，形成所述多个浮栅之后进一步包括：
在所述多个孔槽中形成多个沟道层；
填充所述多个沟道层顶部形成多个漏极；
选择性刻蚀去除其中未形成所述多个凹槽或多个浮栅的第一或第二材料层，留下横向的沟槽；
在所述横向的沟槽中形成栅极介质层与栅极导电层的栅极堆叠结构；
在所述衬底中形成源极。
16.如权利要求15所述的三维半导体器件制造方法，其中，所述栅极介质层进一步包括隧穿层、存储层、阻挡层。
17.如权利要求15所述的三维半导体器件制造方法，其中，所述栅极介质层与所述栅极导电层之间还包括氮化物的阻挡层。
18.如权利要求10所述的三维半导体器件制造方法，其中，所述第一、第二材料层中形成了凹槽的一个为绝缘材质，未形成凹槽的另一个为半导体或导电材质。
19.如权利要求18所述的三维半导体器件制造方法，形成所述浮栅之后进一步包括：
在未形成凹槽的第一或第二材料层的侧壁形成栅极绝缘层，与所述未形成凹槽的第一或第二材料层共同构成栅极堆叠结构；
在所述多个孔槽中、所述栅极堆叠结构上形成多个沟道层；
在所述多个沟道层顶部形成多个漏极；
在所述衬底中形成源极。
20.如权利要求15或19所述的三维半导体器件制造方法，其中，所述沟道层的平行于衬底表面的截面形状包括选自矩形、方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形及其组合的几何形状，以及包括选自所述几何形状演化得到的实心几何图形、空心环状几何图形、或者空心环状***层与绝缘层中心的组合图形。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9627399B2 (en) * 2015-07-24 2017-04-18 Sandisk Technologies Llc Three-dimensional memory device with metal and silicide control gates
CN105355602B (zh) * 2015-10-19 2018-09-18 中国科学院微电子研究所 三维半导体器件及其制造方法
US9620512B1 (en) * 2015-10-28 2017-04-11 Sandisk Technologies Llc Field effect transistor with a multilevel gate electrode for integration with a multilevel memory device
CN105679761B (zh) * 2016-01-26 2019-04-19 中国科学院微电子研究所 三维半导体器件及其制造方法
US10014316B2 (en) * 2016-10-18 2018-07-03 Sandisk Technologies Llc Three-dimensional memory device with leakage reducing support pillar structures and method of making thereof
WO2018136734A1 (en) * 2017-01-20 2018-07-26 Weimin Li Ferroelectric oxide memory devices
US10700087B2 (en) * 2017-10-12 2020-06-30 Applied Materials, Inc. Multi-layer stacks for 3D NAND extendibility
KR102592894B1 (ko) * 2018-05-10 2023-10-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US11637122B2 (en) * 2018-05-10 2023-04-25 SK Hynix Inc. Semiconductor device and manufacturing method of semiconductor device
US10566388B2 (en) * 2018-05-27 2020-02-18 HangZhou HaiCun Information Technology Co., Ltd. Three-dimensional vertical memory
CN109346480B (zh) * 2018-10-17 2020-06-26 长江存储科技有限责任公司 三维存储器以及形成三维存储器的方法
US10790298B2 (en) * 2019-01-11 2020-09-29 Applied Materials, Inc. Methods and apparatus for three-dimensional NAND structure fabrication
KR102649536B1 (ko) * 2019-01-23 2024-03-21 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
CN111613583B (zh) * 2019-02-25 2023-07-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10916504B2 (en) * 2019-06-14 2021-02-09 Sandisk Technologies Llc Three-dimensional memory device including electrically conductive layers with molybdenum-containing liners
US11114569B2 (en) * 2019-11-26 2021-09-07 Nanya Technology Corporation Semiconductor device with an oxidized intervention and method for fabricating the same
CN111063683B (zh) * 2019-12-06 2022-08-30 中国科学院微电子研究所 具有u形沟道的半导体装置及包括其的电子设备
CN111162020B (zh) * 2020-01-02 2023-11-17 长江存储科技有限责任公司 检测阶梯结构偏移的方法及芯片
CN113748508B (zh) * 2020-03-31 2024-04-30 深圳市汇顶科技股份有限公司 电容器、电容结构、电容器的制作方法
US11930637B2 (en) * 2020-06-19 2024-03-12 Applied Materials, Inc. Confined charge trap layer
US11552092B1 (en) 2021-07-08 2023-01-10 Changxin Memory Technologies, Inc. Semiconductor memory device and manufacturing method thereof
CN113488469B (zh) * 2021-07-08 2023-10-17 长鑫存储技术有限公司 半导体存储装置及其制作方法
CN113488471B (zh) * 2021-07-08 2023-09-12 长鑫存储技术有限公司 半导体存储装置及其制作方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101539697B1 (ko) 2008-06-11 2015-07-27 삼성전자주식회사 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법
KR101660944B1 (ko) * 2009-07-22 2016-09-28 삼성전자 주식회사 수직형의 비휘발성 메모리 소자 및 그 제조 방법
KR20110035525A (ko) * 2009-09-30 2011-04-06 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20110042619A (ko) * 2009-10-19 2011-04-27 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR101585616B1 (ko) * 2009-12-16 2016-01-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101916222B1 (ko) * 2011-04-29 2018-11-08 삼성전자 주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20130024303A (ko) * 2011-08-31 2013-03-08 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
KR102011466B1 (ko) 2012-08-29 2019-08-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법

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