CN104347723B - 无结绝缘栅电流限制器装置 - Google Patents

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Abstract

本发明涉及一种无结绝缘栅电流限制器装置。在一个总体方面，设备可包括半导体衬底，以及限定在所述半导体衬底内并具有沿着垂直轴对齐的深度、沿着纵轴对齐的长度和沿着水平轴对齐的宽度的沟槽。所述设备包括设置在所述沟槽内的电介质，以及设置在所述电介质内的并且通过所述电介质与所述半导体衬底绝缘的电极。所述半导体衬底可具有垂直对齐并且邻近所述沟槽的部分，并且所述半导体衬底的部分可具有沿着所述沟槽的整个深度连续的导电类型。将所述设备偏置为常导通状态。

Description

无结绝缘栅电流限制器装置
相关申请的交叉引用
本申请要求于2103年8月9日提交的临时申请第61/864,271号的权益和优先权，以及于2014年3月6日提交的临时申请第61/949,053号的权益和优先权。
技术领域
本说明书涉及包括电流限制器设备和方法。
背景技术
可使用保护装置保护集成电路(如，下游集成电路)免受不良电源状况(如，过电压状况、过电流状况)影响。然而，保护装置可以不被配置成响应于可能发生的例如启动时的电流涌入、电流冲击和/或诸如此类的各种不良电源状况中的每一者来提供保护。因此，选择用于电源保护的保护装置也许不以所需的方式提供集成电路或相关组件的足够保护。此外，可能要增大包括于集成电路中的其他组件的规格，以补偿保护装置响应于某些类型的不良电源状况的不充分。因此，需要用以解决目前技术的不足并提供其他新颖和创新特征的***、方法和设备。
发明内容
在一个总体方面，设备可包括半导体衬底，以及限定在半导体衬底内并具有沿着垂直轴对齐的深度、沿着纵轴对齐的长度和沿着水平轴对齐的宽度的沟槽。该设备包括设置在沟槽内的电介质，以及设置在电介质内并且通过电介质与半导体衬底绝缘的电极。半导体衬底可具有垂直对齐并且邻近沟槽的部分，并且半导体衬底的该部分可具有沿着沟槽的整个深度连续的导电类型。将设备偏置为常导通状态。
在附图和以下说明中给出了一个或多个具体实施的细节。其他特征从说明和附图中以及从权利要求中将显而易见。
附图说明
图1A为电流限制器的剖视图。
图1B为沿着图1A截取的剖视图。
图2A示出了响应于电压差通过图1A和图1B中示出的电流限制器的电流。
图2B示出了图1A和图1B中示出的电流限制器的空间电荷区电阻与电压差之间的关系。
图2C示出了图1A和图1B中示出的电流限制器的电阻与通过电流限制器的电流之间的关系。
图3A和图3B为示出了根据具体实施的另一个电流限制器的示图。
图4为示出了包括在电路中的两个电流限制器的示图。
图5示出了根据具体实施的另一个电流限制器。
图6示出了根据具体实施的又一个电流限制器。
图7为示出了电流限制器的另一个具体实施的示图。
图8为示出了根据具体实施的具有侧向配置的电流限制器。
图9A至图9E为示出了制备图8中示出的电流限制器的方法的示图。
图10为流程图，其示出了根据具体实施制备电流限制器的方法。
图11A至图11C为示出了电流限制器的动态操作的示图。
图12A至图12C为示出了多个电流限制器的操作的示图。
图13至图16为示出了与电流限制器相关的屏蔽掩模的示图。
图17A至图17D为示出了电流限制器的各种配置的示图。
具体实施方式
图1A为电流限制器100的剖视图。在一些具体实施中，电流限制器100可称为无结电流限制器。电流限制器100可称为无结电流限制器，因为电流限制器不具有或不包括两种不同导电类型材料的结，例如包含P型导电性材料和N型导电性材料的PN结。图1B为沿着图1A的线A1截取的剖视图。在一些具体实施中，从漏极到源极的主要导电通路可以是无结的、饱和的导电通路(下文将更详细地予以描述)。
电流限制器100被配置成在一个或多个不良电源状况下为负载(未示出)提供电源保护。在一些实施例中，不良电源状况(其可包括过电压状况和/或过电流状况)，诸如电压尖峰(与电源噪音相关)和/或电流尖峰(由下游过电流事件(例如短路)形成)，可能由电源(未示出)产生。例如，负载可能包括会被以不期望的方式被电源产生的电流和/或电压的比较快的增加损坏的电子组件(例如，传感器、晶体管、微处理器、专用集成电路(ASIC)、分立组件、电路板)。因此，电流限制器100可被配置成检测并防止电流和/或电压的这些相对较快的增加以至损坏负载和/或其他与负载相关的组件(例如电路板)。
如在图1A中所示，电流限制器100具有设置在(如，限定在)衬底130(也可称为半导体衬底)中的沟槽120。虽然并未标出，但沟槽120具有侧壁(也可以称为侧壁面)和底部(也可以称为底面)。图1A所示的电流限制器100可称为具有垂直沟槽构型。
沟槽120包括电极140，该电极设置在沟槽中并通过电介质160与衬底130绝缘。在一些具体实施中，电极140可称为栅电极。在一些具体实施中，电介质160可为例如氧化物或其他类型的电介质(如，低介电常数电介质)。例如，电极140可为包含诸如多晶硅之类的材料的导体。
如在图1A中所示，电流限制器100包括源极导体110和漏极导体150，该源极导体设置在衬底130的第一侧面X1(也可称为侧面X1)上，该漏极导体设置在与衬底130的第一侧面相对的衬底130的第二侧面X2(也可称为侧面X2)上。源极导体110和/或漏极导体150可包括诸如金属(如，多个金属层)、多晶硅和/或诸如此类的材料。与多种类型的半导体装置相比，漏极导体150可充当输入端，并且源极导体110可充当输出端。因此，通常电流的方向可为从漏极导体150至源极导体110。
源极导体110、电介质160的多个部分、衬底130的一部分和漏极导体150沿着线A1(沿着方向B1)(也可称为垂直方向)堆叠。源极导体110、电介质160的多个部分、衬底130的一部分和漏极导体150可称为被包括在垂直堆叠中。
源极导体110、衬底130、漏极导体150等中的每一者沿着基本上与方向B1正交的方向B2(也可称为水平方向或侧向方向)对齐。方向B2沿着平面B4对齐或与之平行，源极导体110、衬底130、漏极导体150等也沿着平面B4对齐。在图1A中，衬底130的顶面131和源极导体110的底面111沿着平面B4对齐。在一些具体实施中，电流限制器100接近源极导体110的部分可称为顶部，或远离漏极导体150的方向(基本上沿着方向B1)可称为朝上方向。在一些具体实施中，电流限制器100接近漏极导体150的部分可称为底部，或朝向漏极导体150的方向(基本上沿着方向B1)可称为朝下方向。
进入页面的方向B3(示为圆点)沿着平面B4对齐或与平面B4平行并且与方向B1和B2正交。在本文所述的具体实施中，垂直方向垂直于衬底130沿其对齐的平面(如，平面B4)。为简明起见，在所有图中描述的具体实施的所有各个视图中均使用方向B1、B2和B3、以及平面B4。每个方向也可称为轴。
沟槽120具有沿着方向B1(或轴)对齐的深度C1、沿着方向B3(也可称为纵轴)对齐的长度C2(在图1B中示出)，以及沿着方向B2(也可称为水平轴)对齐的宽度C3。沟槽120的长宽比被定义为使得长度C2大于沟槽120的宽度C3。另外，沟槽120可整体称为沿着方向B1对齐或可称为具有沿着方向B1的深度。
如上所述，电流限制器100为无结装置。因此，衬底130可具有沿着方向B1(如，沿着方向B1垂直配向)对齐并且邻近沟槽120的部分(位于沟槽120的右侧或左侧(如，空间电荷区132))，该部分具有沿着沟槽120的整个深度C1连续的导电类型。换句话讲，衬底130具有这样的部分，所述部分为沿着沟槽120的整个深度C1的单一导电类型。在一些具体实施中，衬底130的部分可以是衬底130的第一部分，并且可以通过衬底130的第二部分将漏极导体150与电介质160的一个部分分离。
由于电流限制器100不具有结，因此电流限制器100的电流限制功能可随温度的变化而具有增加/减小的电流限制(如，饱和电流)和增加/减小的电阻(如，导通电阻、断开电阻)，从而得到可更好地支持并联装置具体实施的热自平衡装置(其可以是正电阻温度系数的结果)。这与有结器件形成了对比。与并联装置具体实施有关的更多细节结合例如图4进行描述。
在一些具体实施中，空间电荷区132可称为区或衬底区。图1A中并未标出沟槽120右侧的空间电荷区。
电流限制器100的特征是成镜像关系。例如，图1A所示的电流限制器100左侧的空间电荷区132被成镜像于电流限制器100的右侧。虽然未在图1A和图1B中示出，但空间电荷区132可以设置在(或可限定在)沟槽120与电流限制器100的另一个沟槽(未示出)之间的台面(mesa)内。由于电流限制器100为无结装置，因此空间电荷区132(或台面)不包括体区(如，P型体区)。另外，电流限制器100不包括可能包括在例如垂直MOSFET装置中(如，邻近沟槽)的源极区。
如在图1A和图1B中所示，衬底130具有在源极导体110和漏极导体150之间连续的单一导电类型(如，N型导电性、P型导电性)。换句话讲，衬底130可在源极导体110和漏极导体150之间具有连续的导电类型。在一些具体实施中，衬底130可具有连续的但沿着方向B1变化的单一导电类型。例如，衬底130可包括具有不同掺杂浓度但均为相同导电类型的多个外延层。又如，衬底130可具有沿着方向B1减小或沿着方向B1减小的掺杂浓度(如，梯度掺杂浓度)。
如在图1A中所示，源极区190可以被包括在空间电荷区132中。另一个源极区191被包括在沟槽120与空间电荷区132相对的一侧的空间电荷区中。在一些具体实施中，源极区190可在衬底130内延伸至电极140的顶面下方的某个深度。可对源极区190进行掺杂，使得源极导体110和源极区190之间的接触具有电阻性。
换一种说法，空间电荷区132可具有在源极导体110和漏极导体150之间连续的单一导电类型。源极导体110设置在衬底130的X1侧，并且漏极导体150设置在与衬底130的X1侧相对的衬底130的X2侧。衬底的该部分(其可包括空间电荷区132)可具有在源极导体110和漏极导体150之间延伸的导电类型(如，单一导电类型)。
在图1A和图1B中所示的电流限制器100被配置成默认“导通”装置(如，偏置导通装置或始终导通装置)。换句话讲，电流限制器100被配置成处于不限制电流的导通状态，直到在源极导体110和漏极导体150之间施加电压差。具体地讲，可允许电流通过例如空间电荷区132在源极导体110和漏极导体150之间流动。
电流限制器100被配置成响应于施加到漏极导体150的电势(也可称为电压)和施加到源极导体110的电势之间的正差值而从导通状态(如没有电流限制的常导通状态(如，偏置导通)或常导电)变成电阻或电流限制状态。作为具体的例子，电流限制器100被配置成当施加到(或处于)漏极导体150的电势比施加到(或处于)源极导体110的电势大时，通过电流限制器100限制电流。换句话讲，电流限制器100在施加到(或处于)源极导体110的电势不同于(如，小于)施加到(或处于)漏极导体150的电势时处于电流限制状态。响应于电势的差值，在空间电荷区132中形成电场(其可与一个或多个耗尽区相关)，并且该电场可以限制流过空间电荷区132的电流。与电流限制器的操作有关的更多细节结合至少图2A和2B进行描述。
图2A示出了响应于施加到漏极导体150(输入端)的电势(V漏极)和施加到源极导体110(输出端)(如，二端装置之间的电压)的电势(V源极)之间的电压差(在x轴上)通过电流限制器100的电流(在y轴上)。在一些具体实施中，电压差可称为电压建立。随着电压差增加，电流限制器100的电流限制大致线性地增加直至电压差V1附近。在电压差V1附近，通过电流限制器100的电流(或传导电流)不应高于至少空间电荷区132中的大约饱和电流CL1。因此，电流限制器100的电流限制为大约恒定的(或不应高于大约恒定电流)，即使施加到源极导体110的电势和施加到漏极导体150的电势之间的电压差变化相对较大时亦是如此。在一些具体实施中，电流限制器100可处于非电流限制状态并通过(或基本上通过)大约0V的电流限制，并且可具有相对较低的空间电荷区电阻(也可称为电阻或装置电阻)，直至电流限制开始。电压差V1之前的I-V曲线具有不同于电压差V1之后的I-V曲线的斜率。
线性区域12(在小于电压差V1的电压差处)与饱和区域14(在大于电压差V1的电压差处)之间的转折点可称为饱和点B1。电流限制器100在处于线性区域12时和在处于饱和区域14时可不处于电流限制状态。如在图2A中所示，电流限制器100在饱和点B1之前可随电压差变化近似地充当电阻器(并且处于线性区域12中)。在饱和点B1之后，电流限制器100不再随电压差变化而线性地工作(并且处于饱和区域14中)。电流限制器100可在充当电阻器时作为电阻器限制电流，但在饱和点B1之后可更显著地限制电流(以非线性方式且不再作为电阻器)。
如在图2A中所示，电流限制器100的击穿可出现在大约点B2处。在一些具体实施中，大约点B2处的击穿可以是雪崩型击穿。在一些具体实施中，电流限制器100的击穿可具有在电流限制器100的大约击穿电压BV(和电流CL2)处的击穿电压。在一些具体实施中，电流CL2可为电流CL1的2倍(或更多)。击穿电压也可称为源极和漏极之间的击穿电压(BVds)。
图2B示出了电流限制器100的空间电荷区电阻(在y-轴上)与电流限制器100两端的电压差之间的关系。空间电荷电阻在数学上以电流变化除以电压变化的倒数(1/(dI/dV))表示。电压变化可以是施加到电流限制器100的漏极导体150的电势和施加到源极导体110的电势之间的差值。如图2B所示，电流限制器100的空间电荷区电阻可相对较小(如，大约1欧姆，小于5欧姆)直至电流限制器100大致达到图2A所示的饱和点B1。在饱和点B1之后，电流限制器100的空间电荷区电阻可随流过电流限制器100的电压的相对较小变化(如，增加)而显著增加。
图2C示出了电流限制器100的空间电荷区电阻与流过电流限制器100的电流之间的关系。在一些具体实施中，电流限制器100的空间电荷区电阻在非电流限制状态与电流限制状态之间可增加超过5倍(如，10倍、20倍)。在一些具体实施中，电流限制器100的空间电荷区电阻在非电流限制状态与电流限制状态之间可变化超过十倍。例如，在处于非电流限制状态时，电流限制器100的空间电荷区电阻可大约在小于1欧姆与数欧姆(如，0.5欧姆、1欧姆、3欧姆)之间。在处于非电流限制状态时，电流限制器100的空间电荷区电阻可称为基线空间电荷区电阻。在处于电流限制状态时，电流限制器100的空间电荷区电阻可远大于数欧姆(如，50欧姆、100欧姆、200欧姆)。在一些具体实施中，在处于电流限制状态并且在处于饱和区域中时，电流限制器100的空间电荷区(或两端)的电阻可大于基线空间电荷区电阻的5倍。
由于电流限制器100的电场基于电压差，因此与其他类型的装置相比，电流限制器100可相对较快地(如，即时地)限制电流。电流限制器100开始限制电流的速度可称为响应时间。在一些具体实施中，响应时间可小于1微秒(如，1纳秒(ns)，小于10ns)。例如，与基于热的装置可响应于温度变化来限制电流相比，电流限制器100可被配置成显著更快地限制电流。
另外，因为电流限制器100被配置成响应于电压差来限制电流，因此在***的温度已升高至例如相对较高的温度(该温度可以其他方式使基于热的装置失效或不能工作)之后，电流限制器100可继续响应于电压变化并限制电流。换句话讲，响应于温度变化电流限制器100可具有基本恒定的功能。换一种说法，电流限制器100可独立于(或基本上独立于)温度变化而工作。在一些具体实施中，电流限制器100的饱和电流可随温度变化而基本恒定。在一些具体实施中，随着温度变化，电流限制器100的空间电荷区电阻在非电流限制状态与电流限制状态之间的变化可大于5倍(如，大于10倍)。
如在图1A和图1B中所示，电流限制器100为二端(或二引脚)装置。因此，电流限制器100可为不具有接地端子的二端装置。电流限制器100在漏极导体150处具有输入端，并且电流限制器100在源极导体110处具有输出端。在一些具体实施中，端子可按照连接至端子的装置进行描述。例如，如果电流限制器100被配置成保护电机，那么电流限制器100的输出端(其朝向电机)可称为电机端子，并且电流限制器100的输入端(其朝向电源)可称为电源端。
重新参见图1A和图1B，在一些具体实施中，围绕电极140设置的电介质160的一个或多个部分可称为栅电介质部分。在一些具体实施中，电介质160的部分160A可称为顶部电介质部分，位于电极140侧面上的电介质160的部分160B可称为侧壁电介质部分或栅电介质部分，并且电介质160的部分160C可称为底部电介质部分。如在图1A中所示，空间电荷区132与电介质160接触。
如在图1A和图1B中所示，源极导体110被设置在衬底130的顶面131上，并且电介质部分160A被设置在源极导体110和电极140之间。因此，源极导体110也被设置在电介质部分160A的顶面161上。如在图1B中所示，源极导体110可通过一个或多个绝缘体192、193(如，氧化物、电介质)与一个或多个其他结构(未示出)电隔离。
在该实施例中，电极140经由在图1B中所示的延伸部分141连接至(如，物理连接至、电连接至)源极导体110。因此，电极140短接至源极导体110。延伸部分141延伸穿过电介质160使得仅源极导体110的一部分通过电介质部分160A与电极140绝缘。通过电介质部分160A与源极导体110绝缘的电极140部分可称为凹进沟槽120内。
该实施例中的延伸部分141被设置在电极140的端部和沟槽120的端部。在一些具体实施中，延伸部分141可位于沿着沟槽120和/或电极140的不同侧向位置(如，中部)处。
在一些具体实施中，设置在沟槽120中的电极140可通过设置在沿着方向B2对齐的一个或多个垂直沟槽中的一个或多个导体连接至平行沟槽(沿着方向B3对齐)中的其他电极。换句话讲，沿着第一方向(如，方向B3)对齐的若干平行沟槽(包括沟槽120)可包括电极(如，电极140)，所述电极通过导体(如，电极)短接，所述导体设置在沿着相对于平行沟槽的第二方向(如，方向B2)正交对齐的垂直沟槽中。
虽然未在图1A和图1B中示出，但电极140可完全与源极导体110绝缘(如，与之电绝缘)。在此类实施例中，电极140和源极导体110可以不经由延伸部分连接。在此类实施例中，电极140和源极导体110可通过电介质部分160A完全绝缘，使得电介质部分160A设置在电极140的整个顶面与源极导体110的整个底面之间。在此类具体实施中，电极140可具有完全凹进沟槽120中的顶面，使得电极140的顶面位于衬底(或台面)的顶面131下方的某个深度(如，垂直深度)处。
在一些具体实施中，源极导体110可以不通过延伸部分直接连接至电极140。在此类具体实施中，源极导体110可以直接设置在电极140上。在此类具体实施中，源极导体110可以不通过设置在两者间的电介质部分直接连接至电极140。在此类具体实施中，电极140的一些部分可以不凹进沟槽120内。此类具体实施结合例如图6进行描述。
在该具体实施中，电介质部分160A具有第一电介质层160A-1和第二电介质层160A-2。电介质部分160A的每个电介质层也可称为电介质部分。因此，电介质部分160A的第一电介质层160A-1可称为电介质部分160A-1，并且电介质部分160A的第二电介质层160A-2可称为电介质部分160A-2。电介质部分160A具有连接至源极导体110(如，源极导体110的底面111)的部分(如，顶面161)以及连接至电极140(如，电极140的顶面(未标出))的部分(如，底面(未标出))。在一些具体实施中，电介质部分160A可以不包括不同的电介质部分160A-1、160A-2，但可以是或可包括例如单一电介质。
如在图1B中所示，电介质部分160A具有大于电介质部分160B的厚度D2和/或大于电介质部分160C的厚度D3的厚度D1。在一些具体实施中，厚度D1与厚度D2的比率可为1:1或大于1:1(如，2:1、3:1)。在一些具体实施中，厚度D1与厚度D2的比率可小于1:1(如，1:2、1:3)。在一些具体实施中，厚度D1与厚度D3的比率可为1:1或大于1:1(如，2:1、3:1)。在一些具体实施中，厚度D1与厚度D3的比率可小于1:1(如，1:2、1:3)。D3的厚度可相对较大(与厚度D1和/或厚度D2相比)以改变饱和蠕变电压。与饱和蠕变电压有关的更多细节结合至少图12C进行描述。
电介质部分160B的厚度D2可对电流限制器100的饱和电流(如，饱和电流限制)和/或饱和电压产生影响。例如，如果电介质部分160B的厚度D2(如，侧壁电介质)增加，则饱和电流和/或饱和电压可增加。又如，如果电介质部分160B的厚度D2减少，则饱和电流和/或饱和电压可减少。
在一些具体实施中，电介质部分160B的厚度D2可用于控制空间电荷区132内的耗尽宽度。例如，电介质部分160B的相对较大厚度D2(与厚度D3和/或电介质部分160A-2的厚度相比)可导致在源极导体110和漏极导体150之间的电压差下，空间电荷区132内的耗尽宽度(如，沿着方向B2的侧向耗尽宽度)比电介质部分160B的相对较小厚度D2尽可能低。在一些具体实施中，电介质部分160B的相对较大厚度D2和电介质部分160C的相对较大厚度D3(与电介质部分160A-2的厚度相比)可导致在源极导体110和漏极导体150之间的电压差下，空间电荷区132内的耗尽宽度(如，沿着方向B2的侧向耗尽宽度)比电介质部分160B的相对较小厚度D2和电介质部分160C的相对较小厚度D3尽可能低。在一些具体实施中，电介质部分160B的厚度D2和/或电介质部分160C的厚度D3可用于在电流限制器100的各种电压下同时控制饱和电流限制(如，图2A中示出的饱和电流CL1，饱和电流限制蠕动)与导通电阻。
如在图1A和图1B中所示，电介质部分160A可包括电介质部分160A-1和160A-2中的材料的组合。在一些具体实施中，电介质部分160A可以不包括不同的电介质部分160A-1、160A-2，但可以是或可包括例如单一电介质。在一些具体实施中，电介质部分160A-1和电介质部分160A-2可由相同的材料或由不同的材料制成。例如，电介质部分160A-1可以是(或可包括)第一电介质材料，并且电介质部分160A-2可以是(或可包括)第二电介质材料。在一些具体实施中，电介质部分160A-1可以是热生长氧化物，并且电介质部分160A-2可以是沉积氧化物。在一些具体实施中，电介质部分160A-1和/或电介质部分160A-2可掺杂硼和/或磷。掺杂硼和/或磷可促进电流限制器100形成期间材料的加工。
在该电流限制器100中，衬底130(和空间电荷区132)的导电类型可具有例如某种导电类型，且电极140可具有相同的导电类型。在该电流限制器100中，衬底130(和空间电荷区132)的导电类型可具有例如第一导电类型，而电极140可具有与第一导电类型相反的第二导电类型。例如，衬底130(和空间电荷区132)可具有P型导电性，电极140可具有N型导电性。
在一些具体实施中，限定在空间电荷区132中的侧向场效应或电场可通过电极140的功函数进行限定。在一些具体实施中，电极140的功函数可通过电极140的材料和/或包括在电极140中的掺杂物的掺杂程度(如，掺杂浓度)进行限定。在一些具体实施中，电极140可为掺杂有例如硼或磷的多晶硅材料。
在一些具体实施中，电极140可具有P型导电性。电极140可具有可促进或启动常导通操作(如，结合图2A至图2C所述的常导通操作)的P型导电性(和功函数)。在一些具体实施中，包括在电极140中的掺杂物的掺杂程度可具有将电流限制器100的饱和电流(如，电流限值)限定在某个特定值的掺杂程度或浓度。
与本文所述的电流限制器100相比，MOSFET装置中电极的N型掺杂物对于启用所需阈值电压以及使栅电阻和栅电容最小化可能至关重要。虽然电流限制器100的电极140的N型掺杂物可以使栅电阻和栅电容最小化，但电极140中的P型掺杂物可以所需的方式启用常导通操作。具体地讲，电极140中P型掺杂物的合适水平可允许相对大范围的饱和电流(如，电流限值)控制，而无需更改(如，保持相对恒定)其他的电流限制器100装置设计参数。
下面是示出各种电极类型、台面掺杂浓度(如，空间电荷区掺杂浓度)以及可导致电流限制器(如，电流限制器100)作为默认常导通装置的操作的电极功函数的示例性表(表I)。如下表I所示，P-型电极可为启用相对较高台面掺杂浓度的常导通操作必须的。
表I。
电极类型 电极功函数 台面掺杂浓度 默认装置状态
N-型 ～4.4eV 低至高(～10<sup>14</sup>至～10<sup>18</sup>) 常导通
P-型 ～5.5eV 高(～10<sup>17</sup>至～10<sup>18</sup>) 常导通
无掺杂 ～4.9eV 中至高(～10<sup>15</sup>至～10<sup>18</sup>) 常导通
电介质部分160A(其为电介质部分160A-1和电介质部分160A-2的组合)的厚度D1可相对较大，以防止电介质部分160A两端击穿。具体地讲，电介质部分160A的厚度D1可相对较大，以防止电介质部分160A两端击穿，尤其是当源极导体110未短接至电极140时(图1B中未示出)。在一些具体实施中，电介质部分160A-2可在加工期间首先形成，并且电介质部分160A-1可形成于电介质部分160A-2上，从而得到电介质部分160A的总厚度D1。
在一些具体实施中，可实施电介质160(及其部分，例如电介质部分160A、160B和160C)，以允许反向电流操作，而没有不期望的击穿。当栅极至源极的电压等于零时，ACCUFET装置，例如与电流限制器100相比，为常断开。因此，ACCUFET装置中的反向电流(其可能需要高栅极电压)在许多情况下均不可能实现和/或不可用于应用内的操作。
电流限制器100可具有各种特性和技术要求。例如，电流限制器100可具有大于100V(如，200V、350V、500V)的电压限制能力。在一些具体实施中，电流限制器100可具有小于1欧姆(Ω)(如，500mΩ、200mΩ)的串联工作电阻。在一些具体实施中，电流限制器100可具有大于20Ω(如，30Ω、50Ω、100Ω)的浪涌响应电阻。在一些具体实施中，电流限制器100可被配置成在超过100V的电压下限制到若干安培(如，在300V下限制到1A，在220V下限制到5A，在100V下限制到3A)。在一些具体实施中，响应时间(如，对电流浪涌的响应时间、对从导通状态变化至电流限制状态的响应时间)可小于1微秒(如，1ns，小于10ns)。在一些具体实施中，电流限制器100可被封装成便于表面安装或封装成具有引线。
电流限制器100可具有相对较快的响应时间。例如，电流限制器100可具有小于100ns的响应时间。响应时间可为从非电流限制状态变化至电流限制状态的时间。因为电流限制器100可具有相对较快的响应时间，因此电流限制器100可用于各种应用中。
在一些具体实施中，衬底130可为包括一个或多个堆叠在(如，形成在)衬底上的外延层的半导体区。在一些具体实施中，衬底和/或外延层可包括但可不限于例如硅(Si)、砷化镓(GaAs)、碳化硅(SiC)和/或诸如此类材料。在一些具体实施中，衬底130可具有沿着方向B1变化的掺杂度(如，台面区域中相对较低的掺杂浓度和沟槽120下方区域中相对较高的掺杂浓度)。
虽然未在图1A和图1B中示出，但电流限制器100可包括多个沟槽。换句话讲，在图1A和图1B中所示的结构可在衬底130内重复(如，复制)。具体地讲，沟槽120和与之相关的特征可在衬底130内重复。
虽然未在图1A和图1B中示出，但电流限制器100可与诸如垂直MOSFET装置(未示出)之类的其他类型的装置集成(如，单片集成)在一起。在此类具体实施中，电流限制器100可使用例如结隔离、沟槽隔离、植入物隔离和/或诸如此类与其他此类半导体装置电隔离。
图3A和图3B为示出了根据具体实施的另一个电流限制器300的示图。图3A示出了处于非电流限制状态或导通状态的电流限制器300，并且图3B示出了处于电流限制状态或电阻性状态的电流限制器300。
图3A和图3B示出了空间电荷区的各部分，所述空间电荷区包括空间电荷区部分330A、空间电荷区部分330B和空间电荷区330C。空间电荷区330C被设置在沟槽320A与沟槽320B之间。换句话讲，空间电荷区330C被设置在沟槽320A与沟槽320B之间的台面(未标出)内。空间电荷区330A被设置在沟槽320A下方(如，垂直下方)，并且被设置在沟槽320A与漏极导体350之间，而空间电荷区330B被设置在沟槽320B下方(如，垂直下方)，并且被设置在沟槽320B与漏极导体350之间。
为简洁起见，空间电荷区部分330A、空间电荷区部分330B和空间电荷区330C以矩形虚线示出。在一些具体实施中，空间电荷区部分330A、空间电荷区部分330B和空间电荷区330C中的一者或多者可具有不同的尺寸和/或形状。
电极340A被设置在沟槽320A内，并且通过电介质360B绝缘，而电极340B被设置在沟槽320B内，并且通过电介质360B绝缘。电流限制器300具有源极导体310和漏极导体350。沟槽320A、320B在衬底330内形成。
电流限制器300的特性和操作可类似于结合(例如)图1A至图2C所述的电流限制器100的操作，或与之相同。因此，将不再结合图3A和图3B对电流限制器300的多种特征(例如介电特征、栅极至源极的连接特征和/或诸如此类)的操作和细节进行描述。
具体参见图3A，当源极导体310和漏极导体350之间的电压降为大约0时，允许电流Y通过空间电荷区部分330C在源极导体310和漏极导体350之间流动。在此类具体实施中，施加到漏极导体350的电势(或电压)可小于饱和电势或电压。
如在图3B中所示，当源极导体310和漏极导体350之间的电压降大于0时(如，漏极电势大于源极电势)，电流Y通过耗尽区333A和333B(每个以弧形虚线示出)穿过空间电荷区330C限制在源极导体310和漏极导体350之间。在此类具体实施中，施加到漏极导体350的电势(或电压)可大于饱和电势或电压，并且可大于施加到源极导体310的电势。在一些具体实施中，电流Y不应高于饱和电流。在一些具体实施中，耗尽区333A可与耗尽区333B接触或重叠。
如在图3B中所示，耗尽区333A形成于至少空间电荷区部分330C和沟槽320A下方(如，垂直下方)的空间电荷区部分330A。因此，耗尽区333A沿着沟槽320A的侧壁与电介质360A的一部分接触，并且沿着沟槽320A的底面与电介质360A的一部分接触。类似地，耗尽区333B形成于空间电荷区330C和沟槽320B下方(如，垂直下方)的空间电荷区部分330B。因此，耗尽区333B沿着沟槽320B的侧壁与电介质360B的一部分接触，并且沿着沟槽320B的底面与电介质360B的一部分接触。
在一些具体实施中，图3A中可存在耗尽区333A和耗尽区333B，而在漏极导体350和源极导体310(其可电连接至电极340A和电极340B二者)之间不存在电压差。这可以是取决于电极340A的掺杂物(如，掺杂类型和/或掺杂浓度)和/或电极340B的掺杂物(如，掺杂类型和/或掺杂浓度)的情况。例如，电极340A中相对较高的P-型掺杂物可导致存在耗尽区333A，甚至在漏极导体350和源极导体310之间不存在电压差。这也可导致与具有N-型掺杂物和/或相对较低的P-型掺杂浓度的电流限制器相比，电流限制器300的相对较低的饱和电流。在一些具体实施中，常断开的电流限制器300可由相对较窄的台面区(如，小于0.3微米)和合适的电极340A功函数产生。
在一些具体实施中，电极340A和/或电极340B可被配置成具有功函数(如，N-型材料)使得电流限制器300偏置断开(或常断开)(如，偏置为电流限制状态)。功函数可通过电极340A和/或电极340B的掺杂类型和/或掺杂物水平限定。为了偏置断开(或用饱和区域(如，图2A中示出的饱和区域14)中的操作达到电流限制状态)，耗尽区333A和耗尽区333B可接触(或重叠)。另外，沟槽320A和沟槽320B之间的距离M1(如，侧向距离)可结合掺杂类型和/或掺杂物水平限定(如，定义为相对较窄)，使得电流限制器300偏置断开(或为电流限制状态)。在一些具体实施中，随着距离M1的增加，饱和电流(如，图2A中示出的饱和电流CL1)也可增加。
图4为示出了包括在电路400中的两个电流限制器(电流限制器410A和电流限制器410B)的示图。电流限制器410A与410B在电路400中并联连接。电流限制器410A与410B被配置成限制从电源420至负载430的电流I1。如在图4中所示，电流限制器410A与410B在电源420和负载430之间各自串联连接。虽然图4示出了包括多于一种电流限制器的具体实施，但在一些具体实施中，电路(例如电路400)可仅包括一个电流限制器。
与仅单独使用一个电流限制器(如，电流限制器410A)相比，电流限制器410A与410B可并联使用，以增加电路400内的总电流限制能力。与仅单独使用一个电流限制器(如，电流限制器410A)相比，电流限制器410A与410B可并联使用，以减小总电阻。
虽然图4中示出为串联连接的，但在一些具体实施中，电流限制器410A与410B中的一者或多者可与电源420和/或负载430并联连接。在此类具体实施中，可消除电流限制器410A与410B中的一者或多者的串联电阻。在一些具体实施中，电流限制器410A与410B中的一者或多者可充当反向电压旁路装置或过电压旁路装置。
在该具体实施中，作为常导通装置的电流限制器410A与410B可具有响应于温度增加而减小的电流限制(或增加的电阻)。当电流通过电流限制器410A与410B中的一者或多者流动，并且电流限制器410A与410B以电流限制模式操作时，温度增加可以是自加热引起的。因此，并联电流限制器410A与410B可具有自平衡功能。例如，如果通过电流限制器410A的电流高于通过电流限制器410B的电流，则电流限制器410A的电流限制将减少(或电阻将增加)。这将导致电流重新导向(如，动态重新导向、瞬时重新导向)至电流限制器410B。因此，电流将在电流限制器410A与410B之间平衡(如，更加平衡)。
上述自平衡的这种类型可通过两个或更多个并联的电流限制器实现，并且可使一个电流限制器不产生显著高于剩余电流限制器的电流。相反，产生相对较高电流的电流限制器将具有动态(如，瞬时)调整的电流限制(响应于由于较高电流产生的自加热的温度增加)，其将导致电流被重新定向至剩余电流限制器。电流限制器的动态或瞬时加热特性结合例如图11A至11C更详细地描述。
在一些具体实施中，负载430可为集成电路、电机等等。在一些具体实施中，负载430可包括在电源电路中，并且负载430可为电源电路的一部分。具体地讲，电流限制器410A与410B中的一者或多者可包括在电源电路的初级侧(或高电压侧)中，并且负载430可为电源电路的次级侧(或低电压侧)。初级侧和次级侧可被例如变压器所分隔。
电流限制器410A与410B中的一者或多者可以是被配置成使用电场例如上文或下文结合例如图1A-图3B和图5至图9E示出并描述的电流限制器限制电流的装置。在一些具体实施中，电流限制器410A与410B中的一者或多者可以是基于硅的装置。因此，电流限制器410A与410B中的一者或多者的电场可在硅材料(如，基于硅的材料)中产生。在一些具体实施中，电流限制器410A与410B中的一者或多者可以是电阻性电流过滤装置，而不是感应电流过滤装置。
电流限制器410A与410B在处于非电流限制状态或模式(也可称为非阻断状态或模式)时可具有相对较低的电阻。电流限制器410A与410B可被配置成在处于非电流限制状态时允许电流通过。电流限制器410A与410B在处于电流限制状态或模式(也可称为阻断状态或模式)时可具有相对较高的电阻。电流限制器410A与410B可被配置成在处于电流限制状态时限制(或阻断)电流(或其一部分)。
在一些具体实施中，电源420可为任何类型的电源，例如直流(DC)电源、交流(AC)电源和/或诸如此类。在一些实施例中，电源420可包括这样的电源，其可以是任何类型的电源，例如，直流(DC)电源，如电池、燃料电池和/或诸如此类。
图5根据具体实施示出了另一个电流限制器500。如在图5中所示，电流限制器500包括电极540和设置于沟槽520内的屏蔽电极580。在一些具体实施中，电极540可被称为栅电极。电极540和屏蔽电极580通过电介质560与衬底530绝缘。屏蔽电极580可通过电极间电介质561与电极540绝缘，所述电极间电介质可被视为电介质560的一部分。在一些具体实施中，电极间电介质561可与电介质560隔离沉积(使用隔离工艺)。电流限制器500具有源极导体510和漏极导体550。
电流限制器500的特性和操作可类似于结合(例如)图1A至图2C所述的电流限制器100的操作，或与之相同。因此，将不再结合图5对电流限制器500的多种特征(例如介电特征、源极至栅极的连接特征和/或诸如此类)的操作和细节进行描述。
在一些具体实施中，屏蔽电极580可用于在电流限制器500达到饱和电流之前的操作期间降低电流限制器500的电阻(与不包括屏蔽电极的电流限制器相比)。在一些具体实施中，屏蔽电极580包括在电流限制器500中，使得电流限制器500可用于具有相对较大的击穿电压(如，击穿电压大于200V(如，400V、500V、1000V))的相对较高电压应用，而在I-V特征的线性部分(即，达到图2A饱和区域14中的电流限制状态之前的线性区12)期间不显著增加电流限制器500的电阻。因为电流限制器500为偏置导通装置(即，通过电流或处于导通状态，直到电压差导致电流限制状态改变)，屏蔽电极580导致的漏电可为不期望的，正如其可存在于典型的MOSFET型装置中。
图6示出了根据具体实施的又一个电流限制器600。如在图6中所示，电流限制器600包括设置于沟槽620内的电极640。电极640接触(如，连接至、直接连接至、电连接至)源极导体610。具体地讲，电极640的顶面641接触源极导体610的底面611。在一些具体实施中，电极640的整个顶面641(沿着整个方向B3)连接至源极导体的底面611。换句话讲，如果电极640沿着纵轴(沿着方向B3)对齐，则沿着整个纵轴的电极640的整个顶面641可连接至源极导体610的底面611。
电流限制器600的特性和操作可类似于结合(例如)图1A至图2C所述的电流限制器100的操作，或与之相同。因此，将不再结合图6对电流限制器600的多种特征(例如介电特征、源极至栅极的连接特征和/或诸如此类)的操作和细节进行描述。
如图6中所示，电极640的每个侧壁(未标出)和电极640的底面(未标出)通过电介质660与衬底630绝缘。图6中示出的电流限制器600还具有漏极导体650。
图7为示出了电流限制器700的另一个具体实施的俯视图(或顶视图)的示图。电流限制器700可具有结合图1A至图6示出和描述的电流限制器(如，电流限制器100、300、500、600)的一个或多个特征。
如图7中所示，电流限制器700包括沿着电介质730排列并包括电极740的平行沟槽720。例如，沟槽720A沿着电介质730A排列并包括电极740A。平行沟槽720与包括导体782的横向沟槽780相交。导体782电连接平行沟槽720的电极740。例如，侧向沟槽780与沟槽720A和沟槽720B相交(如，重叠)。导体780电连接分别包括于沟槽720A和720B中的电极740A和电极740B。在一些具体实施中，横向沟槽780可沿着电介质排列，或可不包括电介质。在一些具体实施中，横向沟槽780可具有不同的深度(沿着方向B1)和/或与一个或多个平行沟槽720的宽度(沿着方向B2)不同的宽度(沿着方向B3)。
图8为示出了根据具体实施具有侧向配置的电流限制器800的示图。电流限制器800的特性和操作可类似于结合(例如)图1A至图2C所述的电流限制器100的操作，或与之相同。因此，将不再结合图8对电流限制器800的多种特征(例如介电特征、源极至栅极的连接特征和/或诸如此类)的操作和细节进行描述。图8中所示的电流限制器800可用于例如相对较低的饱和电流应用。
如在图8中所示，电流限制器800包括设置在衬底830上的外延层835。沟槽820设置在外延层835中，并且电极840被设置在沟槽820内。源极植入物812被设置在沟槽820的第一侧，并且漏极植入物852被设置在沟槽820的第二侧。电极840的第一部分通过电介质860的第一部分与源极植入物812绝缘，而电极840的第二部分通过电介质860的第二部分与漏极植入物852绝缘。电极840还通过电介质860的至少一部分与外延层835绝缘。
如在图8中所示，源极植入物812和漏极植入物852分别连接至(如，电连接至)源极导体810和漏极导体850。源极导体810通过电介质层870中的通路连接至源极植入物812。类似地，漏极导体850通过电介质层870中的通路连接至漏极植入物852。在一些具体实施中，源极植入物812/源极导体810可总体上称为源极，而漏极植入物852/漏极导体850可总体上称为漏极。
如在图8中所示，源极植入物812的底面和漏极植入物852的底面在外延层835中的深度深于沟槽820的底面的深度U1。反过来说，沟槽820的底面的深度U1可浅于源极植入物812的底面和/或漏极植入物852的底面的深度。因此，沟槽820可具有相对较浅的深度。如图8所示，沟槽820的深度U1始于外延层835的顶面(或由沟槽820限定的台面)，其沿着平面B4对齐。在一些具体实施中，源极植入物820的底面和/或漏极植入物852的底面可在外延层835中具有某个深度，所述深度等于或小于沟槽820的底面的深度U1。
在该具体实施中，源极植入物812连接至(如，电连接至)电极840。在一些具体实施中，源极植入物812可通过源极导体810连接至电极840。图8中未示出电极840与源极导体810之间的电连接。在一些具体实施中，电极840可独立于源极植入物812被偏置到至某个电势。
在该具体实施中，空间电荷区832可被限定为使得电流J1可以在源极植入物812和漏极植入物852之间流动。当源极植入物812和漏极植入物852之间的电压降接近于零时，空间电荷区832处于导通状态。换句话讲，电流限制器800(类似于上述的电流限制器)可被偏置为导通状态。
随着源极植入物812和漏极植入物852之间的电压差增加(如，当漏极电势大于源极电势时)，空间电荷区832由耗尽区830A(由虚线表示)和耗尽区830B(由虚线表示)的组合截断。换句话讲，随着源极植入物812和漏极植入物852之间的电压差增加(如，当漏极电势大于源极电势时)，空间电荷区832在空间电荷区832内在耗尽区830A和耗尽区830B之间被截断。
在该具体实施中，衬底830的导电类型不同于外延层835的导电类型。在一些具体实施中，衬底830可具有P型导电性，而外延层835可具有N型导电性，反之亦然。因此，可将PN结限定在外延层835和衬底830之间的交界部833。耗尽区830B可为与所述PN结相关的PN结的一部分。耗尽区830B的至少一部分形成于外延层835内的空间电荷区832中。在一些具体实施中，可向衬底830施加电压以修改耗尽区830B的尺寸(如，深度、厚度)。这可导致电流限制器800的电流限值差异。
当在源极植入物812和漏极植入物852之间施加电压差时，耗尽区830A在外延层835内的空间电荷区832中增加。在一些具体实施中，当施加到源极植入物812的电势大约等于施加到漏极植入物852的电势时，耗尽区830A可以相对较小(或不存在)。换句话讲，电流限制器800可被配置成使得当源极植入物812(或源极导体810)和漏极植入物852(或漏极导体850)之间的电压差为零或接近于零时，耗尽区830A相对较小或不存在。电流限制器800可被配置成使得当源极植入物812(或源极导体810)和漏极植入物852(或漏极导体850)之间的电压差从零开始增大(或从接近于零开始增大)时，耗尽区830A的尺寸(或体积)增大。
图9A至图9E为示出了制备图8中示出的电流限制器800的方法的示图。如图9A所示，外延层835在衬底830上形成。在一些具体实施中，衬底830可以是P-型衬底，而外延层835可以是N-型外延层。
如图9B中所示，沟槽820在外延层835中形成。在一些具体实施中，沟槽820可以是使用掩膜工艺、蚀刻工艺等等形成的相对较浅的沟槽。
图9C示出了在沟槽820中形成的电介质860。电介质860在沟槽820的侧壁和底面上形成。在一些具体实施中，电介质860可以是热生长氧化物或沉积氧化物中的至少一者。在一些具体实施中，电介质860可与掺杂物掺杂。在一些具体实施中，电介质860可由共形成形层形成。图9C示出的视图可在使用化学和/或机械工艺将电介质860的至少一部分从沟槽820外部的一个或多个表面(如，外延层835的顶面、邻近沟槽820的台面的表面)移除之后。
图9D为示出了设置在沟槽820中的电极840的示图。电极840在电介质860的侧壁和顶面上形成。电极840可使用共形沉积的导电材料例如多晶硅(如，掺杂多晶硅)形成。图9D中的视图可在使用化学和/或机械工艺将电极840的至少一部分从沟槽820外部的一个或多个表面(如，外延层835的顶面、邻近沟槽820的台面的表面)移除之后。
虽然图9D中未示出，但在一些具体实施中，可移除电极840的一部分，使得电极840凹进沟槽820。在此类具体实施中，电极840可具有完全凹进沟槽820中的顶面，使得电极840的顶面位于外延层835(或邻近沟槽820的台面)的顶面下方的某个深度(如，垂直深度)处。
另外，如图9D中所示，源极植入物812和漏极植入物852在外延层835内形成。在一些具体实施中，源极植入物812和/或漏极植入物852可使用用于形成沟槽820的掩模和/或使用用于形成电极840的掩模形成。
图9E示出了电介质层870、源极导体810和漏极导体850的形成。通路可在电介质层870内形成，使得源极导体810可形成为接触源极植入物812，并且使得漏极导体850可形成为接触漏极植入物852。
参见图8，耗尽区830A的尺寸(如，体积)可通过电极840的掺杂类型和掺杂浓度来控制。如果电极840掺杂有N-型掺杂物，增加栅极的掺杂物，则耗尽区830A的尺寸减小并且电流区变大。如果更多P-型，增加栅极的掺杂物，则耗尽区830A变大并且电流区变窄。
如果独立于源极导体810控制电极840(使得电极840和源极导体810不短接)，则通道长度(从源极植入物812侧向至漏极植入物852)可控制击穿电压。随着通道的长度增加，则击穿电压也增加。在一些具体实施中，击穿电压可为完全截断(当耗尽区830A与耗尽区830B接触(或重叠)时)的电压。这可通过例如电极与源极之间的负微分电压诱导(其中电极电压小于源极电压)。
在一些具体实施中，雪崩型击穿(也可称为雪崩击穿)可在电流限制器800处于饱和模式时发生(如，在图2A中示出的饱和区域14中操作)。与上述击穿电压一样，随着通道的长度(沿着方向B2)增加，雪崩击穿增加。
虽然未在图8中示出，但电流限制器800可包括多个沟槽。换句话讲，图8中所示的结构可在衬底外延层835内重复(如，复制)。
图10为示出了根据具体实施制备电流限制器的方法的流程图。该方法可用于制备电流限制器，例如结合图1A至图9E示出并描述的电流限制器。
如在图10中所示，沟槽形成于衬底中(方框1010)。沟槽可使用例如掩模和蚀刻工艺在衬底中形成。可在沟槽形成时限定一个或多个台面(或台面区)。衬底可以是或可包括由例如硅(Si)、砷化镓(GaAs)、碳化硅(SiC)和/或诸如此类制成的半导体衬底。
第一电介质在沟槽中形成(方框1020)。在一些具体实施中，第一电介质可称为第一电介质层。在一些具体实施中，第一电介质可设置或可排列在沟槽的一个或多个侧壁以及沟槽的底面上。在一些具体实施中，第一电介质的至少一部分可由例如沟槽限定的台面的顶面蚀刻。在一些具体实施中，第一电介质可以是或可包括氧化物。在一些具体实施中，第一电介质可以是或可包括热生长氧化物和/或沉积氧化物。在一些具体实施中，第一电介质可以是或可包括低介电常数电介质。
电极在与第一电介质接触的沟槽中形成(方框1030)。在一些具体实施中，电极可由导电材料制成。在一些具体实施中，电极可以是或可包括多晶硅。在一些具体实施中，电极可以是或可包括掺杂多晶硅。在一些具体实施中，电极可以是或可包括P-型掺杂多晶硅。
移除电极的一部分(方框1040)。在一些具体实施中，可移除电极的一部分以使得电极凹进沟槽内。因此，电极可称为嵌入式电极。换句话讲，在该部分移除后电极的顶面可处于沟槽限定的台面的顶面下方的某个深度处。换一种说法，电极的顶面可在衬底的顶面下方。
在一些具体实施中，可进行加工使得电极的至少一部分设置在沟槽的外部。换句话讲，电极的顶面可处于沟槽限定的台面的顶面上方的某个垂直水平处。换一种说法，电极的顶面可在衬底的顶面上方。
第二电介质在电极上形成(方框1050)。在一些具体实施中，第二电介质可称为第二电介质层。在该具体实施中，第二电介质在电极上形成。具体地讲，第二电介质可在电极(如，嵌入式电极)的顶面上形成。在一些具体实施中，第二电介质可掺杂有掺杂物，例如硼或磷。在一些具体实施中，第二电介质可掺杂有掺杂物，使得在加工期间第二电介质可在例如退火处理期间流入空隙。在一些具体实施中，多个电介质(或电介质层)可在电极的顶面上形成。
在一些具体实施中，第二电介质可以是或可包括氧化物。在一些具体实施中，第二电介质可以是或可包括热生长氧化物和/或沉积氧化物。在一些具体实施中，第二电介质可以是或可包括低介电常数电介质。
形成源极导体和漏极导体(方框1060)。源极导体和/或漏极导体由导电材料制成。在一些具体实施中，源极导体和/或漏极导体可以是或可包括掺杂多晶硅、金属和/或诸如此类。在一些具体实施中，电极可通过第二电介质与源极导体至少部分绝缘。
虽然在图10中未示出，但在一些具体实施中，可移除电极的一部分(方框1040中)使得可通过第二电介质形成延伸部分。延伸部分可将源极导体连接(如，电连接)至电极。
虽然在图10中未示出，但在一些具体实施中，屏蔽电极可在沟槽内形成。在此类具体实施中，电极在沟槽中形成之前，屏蔽电极可在沟槽内形成。另外，在此类具体实施中，电极间电介质可在屏蔽电极和电极之间形成。
在一些具体实施中，电流限制器可使用图10中所述的方法在与其他半导体装置(例如MOSFET装置、二极管装置、电阻器装置、绝缘栅双极晶体管(IGBT)装置、双极结晶体管(BJT)装置和/或诸如此类)单片集成的衬底中形成。在一些具体实施中，电流限制器可与衬底内形成的其他半导体装置电绝缘。例如，在一些具体实施中，结合图10描述的电流限制器的沟槽可与垂直MOSFET装置的沟槽同时形成。
图11A至图11C为示出了电流限制器例如图1A和图1B中示出的电流限制器100的动态操作的示图。具体地讲，随着操作温度增加的电流限制器的动态操作在图11A至图11C中示出。电流限制器两端的电压差与时间的关系在图11A中示出，并且通过电流限制器的电流与时间的关系在图11B中示出。如图11A中所示，在时间T1处电流限制器两端的电压差为大约0。在时间T2处，电流限制器两端的电压差增加至INV。对应的通过电流限制器的电流在图11B中示出。
如在图11B中所示，在时间T1处通过电流限制器的电流为大约零，并且在时间T2处突然增加至电流CV(在曲线1100中示出)。随着电流限制器响应于流过电流限制器的电流加热，电流限制器的电流限制(如，饱和电流限制)减少，从而导致通过电流限制器的电流减少，如图11B所示。在时间T2处始于稳态或环境温度的温度增加(在时间T1和时间T2之间)在图11C中示出(在曲线1200中示出)。因此，电流限制器的电流限制(或饱和电流限制)随温度增加而减少。
随温度增加电流限制器的电流限制减少(或电阻增加)的行为可允许电流限制器的受控并行化。如上所述和结合图4所述，由于电流限制器不具有结(如，是无结的)并且被配置成常导通装置，因此电流限制器100的电流限制功能可随着温度增加而减少电流限制并增加电阻，从而产生可更好地支持并联装置具体实施的热自平衡装置。
图11A至图11C中示出的电流限制器的行为可基于热自平衡效应以及电子场效应的组合。在一些具体实施中，图11A至图11C(或相似图形)中示出的电流限制器的行为主要由电子场效应而非热效应驱动。尤其是如果持续时间相对较短(如，纳秒范围)并且当电流限制器保持在恒定温度下的情况。
图12A至图12C为示出了多个电流限制器AL1、AL2和AL3的操作的示图。图12A示出了当电极(如，栅极)和源极之间的电压为零时通过电流限制器AL1、AL2和AL3的瞬时电阻与电压的关系。电阻可在大约0和4欧姆之间，并且电压可在大约0和40伏之间。
图12B示出了当电极(如，栅极)和源极之间的电压为零时通过电流限制器AL1、AL2和AL3的瞬时电阻与电流的关系。电阻可在大约0和4欧姆之间，并且电流可在大约0和15安之间。图12B具有类似于图2C的特征。
图12C示出了当电极(如，栅极)和源极之间的电压为零时电流限制器AL1、AL2和AL3的电流与电压特性的关系。电流可在大约0和15安之间，并且电压可在大约0和40伏之间。如图12C所示，电流限制器AL1、AL2和AL3的饱和电流限制相对恒定(如虚线CLL所示)直至电压VC1。在电压VC1(其可称为饱和蠕变电压)附近，饱和电流限制增加。该饱和电流限制增加可称为饱和电流限制蠕变，并且所述增加出现在电流限制器AL1、AL2和AL3两端的相对较高电压(如，在大于5V(如，10V、20V、30V)的电压(VGS))处。饱和电流限制的增加对应于图12A和图12B中示出的电阻减少。
在一些具体实施中，饱和蠕变电压(如，电压VC1)可通过电流限制器的底部电介质来改变。例如，底部电介质的厚度(如，图1A中的电流限制器100中示出的电介质厚度D3)的增加可导致饱和蠕变电压增加。相反地，底部电介质的厚度减少可导致饱和蠕变电压减小。因此，可通过底部电介质厚度来限定(如，控制)饱和蠕变电压。
图13为示出了沟槽1320(其可包括电流限制器1300的电极(未示出))的顶视图(如，俯视图)的示图。图13示出了将导致源极植入物(如，源极区)从衬底(如，N-型衬底)中排除的沟槽1320(平行对齐)和N+屏蔽掩模1360(或条)。因此，源极区(未标出)将包括在成对的沟槽1320之间的台面区1365中。在没有源极区的台面1365中，可由例如金属形成肖特基(Schottky)接触(相比之下，欧姆接触可由其他台面形成)。因此，通过肖特基接触的载流子注入可少于通过欧姆接触的载流子注入，并且肖特基接触电池的贡献不如电流限制器1300的器件电流。因此，可有效减少电流限制器1300的有效面积，从而抑制电流限制器1300的饱和电流。
下面是示出电流限制器1300基于节距(PI)和宽度(WI)的改变而变化的表(表II)，所述节距和宽度的改变与由一个或多个屏蔽掩模(如，屏蔽掩模1360)屏蔽的区相关。在一个或多个台面1365具有较大节距PI时，电流限制器1300的饱和电流增加(如，因为台面1365未被屏蔽掩模有效屏蔽)。在沟槽1320具有较大宽度WI时，电流限制器1300的饱和电流减小(如，因为台面1365可被屏蔽掩模有效屏蔽)。通过修改节距PI和/或宽度WI，可控制诸如饱和电流、击穿电压(BV)和/或导通电阻的特征。表II中的示出的原理可施加至本文所述的任何实施例(如，图14、图15、图16等)。
表II
参数 饱和电流 导通电阻 击穿电压
节距增加 增加 减小最小 减小
宽度增加 减小 增加最小 增加
图14为示出了沟槽1420(其可包括电流限制器1400的电极(未示出))的顶视图(如，俯视图)的示图。图14示出了沟槽1420(平行对齐)和P+屏蔽掩模1460。P+屏蔽掩模1460在台面1465中产生P+结(如，P+区)(通过植入)(如，仅在台面的子集中周期性产生)，以减少有效接触面积。在该情况下衬底可以是N-型衬底。在具有P+区的区域中，可不发生(或可抑制)电子注入，其可导致更期望的电流限制器1400的I-V特性(击穿电压增加)。例如，台面1465中的P+结利用少数载流子流动来增加从漏极至源极的总击穿电压(BV)。在一些具体实施中，周期性P+结可导致少数载流子(即进入顶部电极的孔)的流动和收集。这可抑制少数载流子被N+区捕集和/或这也可增加电流限制器1420的击穿电压BV(饱和电压蠕变点)。
图15为示出了电流限制器1500中横向屏蔽掩模1560的顶视图(如，俯视图)的示图。在这种情况下，屏蔽掩模1560是N+屏蔽掩模，并且垂直于沟槽1520(其可包括电极(未示出))对齐。因此，台面1565的区1565B植入有N+植入物，并且区1565A由N+植入物屏蔽。如图16所示，与沟槽1620的宽度相比，屏蔽掩模1560具有相对较宽的宽度。
图16为示出了电流限制器1600中横向屏蔽掩模1660的顶视图(如，俯视图)的示图。在这种情况下，屏蔽掩模1660是P+屏蔽掩模，并且垂直于沟槽1620(其可包括电极(未示出))对齐。因此，台面1665的区1665B植入有P+植入物，并且区1665A由P+植入物屏蔽。如在图16中所示，与沟槽1620的宽度相比，屏蔽掩模1660具有相对较窄(或相同)的宽度。在一些具体实施中，电流限制器1300、1400、1500、1600中的一者或多者可具有N型衬底或P型衬底。在一些具体实施中，屏蔽掩模1360、1460、1560或1660中的一者或多者可为P型屏蔽掩模或N型屏蔽掩模。
在一些具体实施中，可限定屏蔽掩模中的一者或多者使得一些台面(或其一部分(如，第一部分))包括PN结，或区具有PN结，以及一些台面(或其一部分(如，第二部分))为无结的。例如，在一些具体实施中，台面1565的区1565B可包括PN结(垂直进入源极至漏极的纸面)，并且区1565A可为无结的(垂直进入源极至漏极的纸面的相同导电类型)。流过无结区或部分的电流可与流过结区或部分的电流不同。在一些具体实施中，电流可通过无结区聚集(与结区相比)。
图17A至图17D为示出了电流限制器1700的各种配置的顶视图(如，俯视图)的示图。如在图17A至图17D中所示，电流限制器包括有沟槽的或凹进区1720(其可包括电极(未示出))和台面1730(或柱)。台面1730为具有相对较小的表面积，其具有各种形状，包括正方形或矩形。这些布置可有效减少电流限制器1700的接触面积和有效面积，从而抑制给定单元电池设计的饱和电流限制。至少一些电池布置或设计可称为密闭电池设计或布置。
在一些具体实施中，台面1730可具有与图17A至图17D中示出的不同的形状(或形状组合)和/或尺寸，包括圆形、六边形、具有不同长宽比的形状和/或诸如此类。在一些具体实施中，台面1730的表面积(当从上面观察时)与沟槽区1720的表面积的比率可与图17A至图17D中所示不同。在一些具体实施中，一个或多个屏蔽掩模可用于屏蔽台面1730中的植入，并且形成台面1730中具有多种导电类型的各种区域。
在一些具体实施中，可改变或反转图13至图17D中的导电类型。在一些具体实施中，结合图13至图17D中的任一者所述的一个或多个特征可组合为单个电流限制器。如结合图13至图17D所述，可使用屏蔽植入物(任一导电类型)和/或降低接触面积的技术的组合来控制饱和电流，而不会影响(基本上不会影响)击穿电压(BV)和/或导通电阻。可降低或增加有效面积，和/或可降低或增加接触面积(如，欧姆接触面积、肖特基接触面积)(如结合至少图13至图17D所述)以修改电流限制器的饱和电流。
本文所述的电流限制器可以是无结的常导通装置，其优点采用场效应电流饱和响应于电压差来限制电流。可具有电连接至源极的栅电极的电流限制器可进行最优化以用于电流限制，并且可配置为在没有控制电路的情况下进行电流限制。电流限制器在并联配置中可为自平衡的。电流限制器也可是相对不渗透的，以使电流反向，并且可具有相对较低的电阻反向路径。
虽然电路的行为在本文的图中被示出和描述为在指定电压和指定时间处转变，但在实施时，组件转变的发生时间可稍前或稍后于指定电压、指定时间和/或诸如此类。具体地讲，阈值电压、工艺偏差、温度变化、装置的开关速度、电路转变延迟和/或诸如此类的变化，会导致这样的状况(例如，非理想状况)：可在指定电压、时间/或诸如此类稍微之前或在其稍微之后触发组件的转变。
还将理解，在元件(例如层、区域或衬底)被称为位于另一个元件上或连接至、电连接至、连接至或电连接至另一个元件时，元件可直接位于另一个元件上或连接或连接至另一个元件，或者可存在一个或多个居间元件。相比之下，在元件被称为直接位于另一个元件或层上或直接连接至或直接连接至另一个元件或层时，不存在居间元件或居间层。尽管在整个具体实施方式中可能未使用术语“直接位于…上”、“直接连接至”或“直接连接至”，但被示出为直接位于其上、直接连接或直接连接的元件可被称为这样的情况。可修正本专利申请的权利要求，以列举说明书中所述或图中所示的示例性关系。
如本说明书所用，除非以上下文的形式明确指示单数，否则单数形式包括复数形式。空间相关术语(例如，上面、上方、上、下面、以下、下方、下等)意在除图中所示的方位外涵盖所使用或操作的装置的不同取向。在一些具体实施中，上文及下文中的相关术语可分别包括垂直上方和垂直下方。在一些具体实施中，术语“相邻”可包括侧向地相邻或水平地相邻。
本文所述的各种技术的具体实施可在数字电子电路中或在计算机硬件、固件、软件中或在它们的组合中实现。方法的部分也可以通过专用逻辑电路(例如，FPGA(现场可编程门阵列)或ASIC(专用集成电路))执行，并且装置可实现为专用逻辑电路(例如，FPGA(现场可编程门阵列)或ASIC(专用集成电路))。
具体实施可在计算***中实现，该计算***包括后端组件(例如，数据服务器)，或者包括中间件组件(例如，应用服务器)，或者包括前端组件(例如，具有图形用户界面或网页浏览器的客户端计算机(用户可通过该客户端计算机与具体实施互动))，或者这样的后端组件、中间件组件或前端组件的任意组合。组件可通过数字数据通信的任何形式或介质(例如，通信网络)进行互连。通信网络的例子包括局域网(LAN)和广域网(WAN)，如互联网。
一些具体实施可使用各种半导体加工和/或封装技术来实现。一些具体实施可使用与半导体衬底相关的各种类型的半导体处理技术来实现，这些半导体衬底包括但不限于(例如)硅(Si)、砷化镓(GaAs)、碳化硅(SiC)和/或诸如此类。
虽然所述具体实施的某些特征已被示出为如本文所述，但本领域的技术人员现将可以想到许多修改、替代、变更和等效方案。因此，应当理解，所附权利要求书旨在涵盖落入具体实施的范围内的所有此类修改形式和变更形式。应当理解，所述实施例仅以举例的方式而不是以限制的方式呈现，并且可在形式和细节方面进行各种变更。本文所述的装置和/或方法的任一部分可以以任何组合加以组合，但相互排斥的组合除外。本文所述的具体实施可包括所述不同具体实施的功能、部件和/或特征的各种组合和/或子组合。

Claims (20)

1.一种电流限制设备，包括：
半导体衬底；
沟槽，所述沟槽被限定在所述半导体衬底内并且具有沿着垂直轴对齐的深度、沿着纵轴对齐的长度和沿着水平轴对齐的宽度；
电介质，被设置在所述沟槽内；以及
电极，所述电极被设置在所述电介质内并通过所述电介质与所述半导体衬底绝缘，
所述半导体衬底具有垂直对齐并邻近于所述沟槽的部分，所述半导体衬底的所述部分具有沿着所述沟槽的整个所述深度连续的导电类型，所述电流限制设备被偏置成导通状态。
2.根据权利要求1所述的电流限制设备，其中，所述部分为台面的第一部分，所述台面具有包括PN结的第二部分。
3.根据权利要求1所述的电流限制设备，其中，所述电流限制设备的源极与漏极之间的导电通路是无结的。
4.根据权利要求1所述的电流限制设备，还包括：
源极导体，所述源极导体被设置在所述半导体衬底的第一侧面上；以及
漏极导体，所述漏极导体被设置在与所述半导体衬底的所述第一侧面相对的所述半导体衬底的第二侧面上。
5.根据权利要求1所述的电流限制设备，还包括：
源极导体，所述源极导体被设置在所述半导体衬底的第一侧面上；以及
漏极导体，所述漏极导体被设置在与所述半导体衬底的所述第一侧面相对的所述半导体衬底的第二侧面上，
所述半导体衬底的所述部分具有在所述源极导体与所述漏极导体之间延伸的导电类型。
6.根据权利要求1所述的电流限制设备，还包括：
源极导体，所述源极导体被设置在所述半导体衬底的顶面上，所述电介质具有被设置在所述源极导体与所述电极之间的部分。
7.根据权利要求1所述的电流限制设备，还包括：
源极导体，所述源极导体被设置在所述半导体衬底的顶面上，所述电介质具有连接至所述源极导体并连接至所述电极的部分。
8.根据权利要求1所述的电流限制设备，其中，所述导电类型为N型导电性，所述电极具有N型导电性。
9.根据权利要求1所述的电流限制设备，其中，所述半导体衬底的所述部分为所述半导体衬底的第一部分，
所述电流限制设备还包括：
源极导体，所述源极导体被设置在所述半导体衬底的第一侧面上并连接至所述电介质的第一部分；以及
漏极导体，所述漏极导体被设置在与所述半导体衬底的所述第一侧面相对的所述半导体衬底的第二侧面上，所述漏极导体通过所述半导体衬底的第二部分与所述电介质的第二部分隔离，所述电极连接至所述源极导体。
10.根据权利要求1所述的电流限制设备，其中，所述电介质具有垂直对齐的第一部分以及水平对齐的第二部分，
所述电流限制设备还包括：
第一空间电荷区，与所述第一部分相接触；以及
第二空间电荷区，与所述第二部分相接触。
11.根据权利要求1所述的电流限制设备，其中，所述电流限制设备被配置成响应于所述半导体衬底两端的压降来将电流限制至饱和电流。
12.根据权利要求1所述的电流限制设备，还包括：
源极导体，所述源极导体具有被设置在所述半导体衬底的顶面并直接连接到所述电极的至少一部分。
13.根据权利要求1所述的电流限制设备，还包括：
源极导体，所述源极导体具有直接连接到所述电极的至少一部分。
14.根据权利要求1所述的电流限制设备，其中，所述电流限制设备被偏置成常导通状态。
15.根据权利要求14所述的电流限制设备，还包括：
源极导体，所述源极导体被设置在所述半导体衬底的第一侧面上；以及
漏极导体，所述漏极导体被设置在与所述半导体衬底的所述第一侧面相对的所述半导体衬底的第二侧面上。
16.一种电流限制方法，包括：
将源极导体与漏极导体之间的导电通路配置为无结的；
响应于施加至所述源极导体的电压与施加至所述漏极导体的电压之间的差值的增加，从与电介质和半导体衬底之间的交界部相接触的区域中移除多个电荷；以及
通过从所述区域中移除所述多个电荷来屏蔽所述源极导体与所述漏极导体之间的至少一部分电流。
17.根据权利要求16所述的电流限制方法，其中，所述区域为第一区域，所述交界部为第一交界部，所述多个电荷包括第一多个电荷，
所述方法还包括：
从与所述电介质和所述半导体衬底之间的第二交界部相接触的第二区域中移除第二多个电荷，所述第二交界部基本正交于所述第一交界部。
18.根据权利要求16所述的电流限制方法，其中，施加至所述源极导体的电压基本上等于施加至与所述电介质相接触的电极的电压。
19.根据权利要求16所述的电流限制方法，其中，施加至所述漏极导体的电压大于施加至所述源极导体的电压。
20.根据权利要求16所述的电流限制方法，还包括：
增加所述区域内的电流，所述区域具有响应于所增加的电流而增加的电阻。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9735147B2 (en) 2014-09-15 2017-08-15 Fairchild Semiconductor Corporation Fast and stable ultra low drop-out (LDO) voltage clamp device
US10896885B2 (en) * 2017-09-13 2021-01-19 Polar Semiconductor, Llc High-voltage MOSFET structures
CN113725299B (zh) * 2021-08-30 2022-04-19 深圳真茂佳半导体有限公司 一种无结型自耗尽晶体管及其制备方法
GB202115514D0 (en) * 2021-10-28 2021-12-15 Rolls Royce Plc Current limiting diode
GB202115517D0 (en) * 2021-10-28 2021-12-15 Rolls Royce Plc Current limiting diode

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5723915A (en) * 1992-12-04 1998-03-03 Texas Instruments Incorporated Solid state power controller
WO1998059420A1 (en) * 1997-06-10 1998-12-30 A. Ahlstrom Corporation Transient protection
US5998834A (en) * 1996-05-22 1999-12-07 Siliconix Incorporated Long channel trench-gated power MOSFET having fully depleted body region
US7035071B1 (en) * 2004-12-29 2006-04-25 Texas Instruments Incorporated Current limit with adaptive cycle skipping for switching regulators
CN102184857A (zh) * 2011-03-29 2011-09-14 上海宏力半导体制造有限公司 一种沟槽式场效应管制备方法
EP2562896A2 (de) * 2011-08-23 2013-02-27 Magna E-Car Systems GmbH & Co OG Steuerschaltung zur Begrenzung eines Laststroms, Ladeschaltung und Kraftfahrzeug

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4611220A (en) 1983-11-16 1986-09-09 General Motors Corporation Junction-MOS power field effect transistor
US4746960A (en) 1987-07-27 1988-05-24 General Motors Corporation Vertical depletion-mode j-MOSFET
US5581100A (en) 1994-08-30 1996-12-03 International Rectifier Corporation Trench depletion MOSFET
US6545316B1 (en) 2000-06-23 2003-04-08 Silicon Wireless Corporation MOSFET devices having linear transfer characteristics when operating in velocity saturation mode and methods of forming and operating same
US6137338A (en) 1999-03-01 2000-10-24 Texas Instruments Incorporated Low resistance input protection circuit
US6597227B1 (en) 2000-01-21 2003-07-22 Atheros Communications, Inc. System for providing electrostatic discharge protection for high-speed integrated circuits
SE522909C2 (sv) 2001-09-06 2004-03-16 Ericsson Telefon Ab L M Anordning för skydd av integrerad högfrekvenskrets innefattande en halvledarvaristor
US6947266B1 (en) 2002-02-21 2005-09-20 Billingsley Richard J Power protection device
US7183891B2 (en) 2002-04-08 2007-02-27 Littelfuse, Inc. Direct application voltage variable material, devices employing same and methods of manufacturing such devices
US7099135B2 (en) 2002-11-05 2006-08-29 Semiconductor Components Industries, L.L.C Integrated inrush current limiter circuit and method
US7164185B1 (en) 2004-02-02 2007-01-16 Advanced Micro Devices, Inc. Semiconductor component and method of manufacture
EP2006900B1 (en) * 2007-05-25 2020-11-18 Semiconductor Components Industries, LLC Deep trench isolation for power semiconductors
EP2009686B1 (en) * 2007-06-29 2010-02-17 Semiconductor Components Industries, LLC Deep trench isolation structures in integrated semiconductor devices
JP4973463B2 (ja) * 2007-11-16 2012-07-11 トヨタ自動車株式会社 半導体装置
US7977742B1 (en) 2010-08-20 2011-07-12 Monolithic Power Systems, Inc. Trench-gate MOSFET with capacitively depleted drift region
US8836028B2 (en) * 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US9373964B2 (en) 2012-05-16 2016-06-21 General Electric Company Optimized control of a power converter in response to load conditions
US9696736B2 (en) 2013-03-15 2017-07-04 Fairchild Semiconductor Corporation Two-terminal current limiter and apparatus thereof
US9082790B2 (en) 2013-07-18 2015-07-14 Alpha And Omega Semiconductor Incorporated Normally on high voltage switch

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5723915A (en) * 1992-12-04 1998-03-03 Texas Instruments Incorporated Solid state power controller
US5998834A (en) * 1996-05-22 1999-12-07 Siliconix Incorporated Long channel trench-gated power MOSFET having fully depleted body region
WO1998059420A1 (en) * 1997-06-10 1998-12-30 A. Ahlstrom Corporation Transient protection
US7035071B1 (en) * 2004-12-29 2006-04-25 Texas Instruments Incorporated Current limit with adaptive cycle skipping for switching regulators
CN102184857A (zh) * 2011-03-29 2011-09-14 上海宏力半导体制造有限公司 一种沟槽式场效应管制备方法
EP2562896A2 (de) * 2011-08-23 2013-02-27 Magna E-Car Systems GmbH & Co OG Steuerschaltung zur Begrenzung eines Laststroms, Ladeschaltung und Kraftfahrzeug

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