CN104347448B - 半导体测试治具的形成方法 - Google Patents

Abstract

一种半导体测试治具的形成方法，包括：提供基底，所述基底包括若干测试区域；在所述基底的每个测试区域上形成至少一排测试针头，每个测试针头包括第一测试针，所述第一测试针包括第一本体、位于第一本体一端的第一测试端以及位于第一本体另一端的第一连接端；覆盖所述第一测试针的第一本体表面的绝缘层；位于绝缘层表面环绕所述第一测试针的第二测试针，第二测试针与第一测试针同轴，第二测试针包括第二本体、位于第二本体一端的第二测试端以及位于第二本体另一端的第二连接端，所述第二测试端表面与第一测试端表面齐平。本发明方法形成的半导体测试治具可以同时对多个待测试封装结构进行测试，提高了测试的效率。

Description

半导体测试治具的形成方法

技术领域

本发明涉及半导体测试技术领域，特别涉及一种半导体测试治具的形成方法。

背景技术

测试制程乃是于IC封装后，测试封装完成的产品的电性功能，以保证出厂IC功能上的完整性，并对已测试的产品依其电性功能作分类，作为IC不同等级产品的评价依据，最后并对产品作外观检验作业。

电性功能测试乃针对产品之各种电性参数进行测试以确定产品能正常运作。

传统的同一被测端子上两点接触的测试如开尔文测试等，多采用双顶针或双金手指平行并列分布的方式，其主要存在以下不足：

1、制造精度较低：随着半导体产品尺寸的不断缩小，被测端子的尺寸以及不同被测端子间的间距也在不断缩小，为了顺应这一趋势，传统平行并列分布的双顶针或双金手指测试方式在其密间距的问题上瓶颈日益突出，精度要求越来越高，有些甚至已无法实现了。

2、结构强度较弱：为了在被测端子上有限的空间内实现两点接触测试，顶针或金手指相应越来越细，其机械结构强度也越来越弱。

3、使用寿命较短：传统的顶针或金手指的测试接触头较易受磨损，尤其在精度提出更高要求、机械强度相对较低时，磨损程度更大，进而降低了测试治具的使用寿命。

4、测试精度较低：为顺应半导体轻薄短小的发展需求，越来越细的顶针或金手指所产生的电阻值不断增大，同时在进行大电流测试时，会产生较大的压降而影响测试数值的判断；另一方面，平行并列分布的双顶针或双金手指的也容易因两者间的位移偏差而产生测试数值的偏差；此外，传统并列分布的双顶针为了缩小两针间的距离而采用两个背对斜面的接触方式，接触头容易因其整体结构中弹簧伸缩的扭力而旋转出被测端子进而影响测试精度。

发明内容

本发明解决的问题是怎样提高现有的电学性能测试的精度和稳定性。

为解决上述问题，本发明提供一种半导体测试治具的形成方法，包括：提供基底，所述基底包括若干测试区域；在所述基底的每个测试区域上形成至少一排测试针头，每个测试针头包括第一测试针，所述第一测试针包括第一本体、位于第一本体一端的第一测试端以及位于第一本体另一端的第一连接端；覆盖所述第一测试针的第一本体表面的绝缘层；位于绝缘层表面环绕所述第一测试针的第二测试针，第二测试针与第一测试针同轴，第二测试针包括第二本体、位于第二本体一端的第二测试端以及位于第二本体另一端的第二连接端，所述第二测试端表面与第一测试端表面齐平。

可选的，每个测试区域上的若干测试针头对一个待测试封装结构中的若干被测试端子进行测试。

可选的，所述测试区域的数量≥2个，每个测试区域中，测试针头的排数≥1排，每一排中测试针头的数量≥2个。

可选的，所述第一测试针、绝缘层和第二测试针的形成过程为：在所述基底上形成第一金属层；刻蚀所述第一金属层，在所述基底的每个测试区域上形成至少一排第一测试针；形成覆盖每个第一测试针侧壁和顶部表面的绝缘薄膜层；无掩膜刻蚀工艺刻蚀所述绝缘薄膜层在第一测试针的侧壁形成绝缘层；形成覆盖所述绝缘层和第一测试针顶部表面的第二金属层；无掩膜刻蚀所述第二金属层，在绝缘层表面形成第二测试针。

可选的，所述第一测试针、绝缘层和第二测试针的形成过程为：在所述基底上形成牺牲层，所述基底的每个测试区域上的牺牲层中具有暴露出基底表面的至少一排通孔；在所述通孔中填充满金属，在基底的每个测试区域上形成至少一排第一测试针；去除所述牺牲层；形成覆盖每个第一测试针侧壁和顶部表面的绝缘薄膜层；无掩膜刻蚀工艺刻蚀所述绝缘薄膜层在第一测试针的侧壁形成绝缘层；形成覆盖所述绝缘层和第一测试针顶部表面的第二金属层；无掩膜刻蚀所述第二金属层，在绝缘层表面形成第二测试针。

可选的，所述第一探测针绝缘层、第二探测针和介质层的形成过程为：在所述基底上形成介质层，所述基底的每个测试区域上的介质层中形成有至少一排第一通孔和环绕每个第一通孔的环形通孔，第一通孔和环形通孔之间通过部分介质层隔离；在第一通孔中填充金属形成第一测试针，在环形通孔中填充金属形成第二测试针，第一测试针和第二测试针之间部分介质层作为绝缘层。

可选的，所述基底内形成有若干信号传输电路，所述信号传输电路适于在进行电学性能测试时向测试针头传递测试信号，并将测试时测试针头获得的电信号输出，每个信号传输电路与对应的测试区域中的测试针头电连接，每个信号传输电路包括若干第一输入端、第一输出端、第二输入端和第二输出端，每个第一输出端与第一测试针的第一连接端电连接，每个第二输出端与第二测试针的第二连接端电连接，所述第一输入端和第二输入端分别与外部的测试电路电连接。

可选的，还包括：在所述基底上形成介质层，所述介质层填充相邻测试针头之间的空间且覆盖测试针头的部分或全部侧壁表面。

可选的，所述介质层覆盖所述测试针头的全部侧壁表面时，所述介质层的表面与测试针头的顶部表面齐平，还包括：在所述介质层和测试针头上形成过渡板，所述过渡板中具有若干与测试针头顶部表面电接触的金属块。

可选的，所述介质层的材料为氧化硅、氮化硅、氮氧化硅、氮碳化硅、氮碳化硅或树脂。

与现有技术相比，本发明的技术方案具有以下优点：

本发明方法形成的半导体测试治具中的测试针头将第一测试针和第二测试针集成在一个测试针头上，第二测试针环绕所述第一测试针，第二测试针和第一测试针之间用绝缘层隔离，从而在保证测试针的尺寸较小的同时，提升测试针的机械强度；另一方面，第一测试针和第二测试针是同轴分布，使得第一测试针和第二测试针之间间距的精度较高，提高了测试的精度；再一方面，相比于现有技术需要多个测试针(例如双顶针或金手指)才能进行电学性能测试，本发明的一个测试针头即可进行电学性能的测试；再一方面，所述基底上包括若干测试区域，每个测试区域上的至少一排测试针头，每个测试区域可以对一个待测试封装结构中的若干被测试端子进行测试，因而本发明的半导体测试治具可以对若干待测试封装结构同时进行测试，提高了测试的效率；

另外，本发明的半导体测试治具的形成方法，通过工艺先进的半导体集成制作工艺制作，使得基底的每个测试区域上形成的若干测试针头的尺寸和表面形貌相同，并且相邻测试针头之间的间距相同，将本发明方法形成的半导体测试治具用于电学性能测试时，提高了测试的精度。

进一步，所述基底中形成有信号传输电路，便于测试过程中测试信号的传输和获得，并且提高了半导体测试治具集成度。

附图说明

图1～图4为本发明一实施例半导体测试治具的结构示意图；

图5～图11为本发明一实施例半导体测试治具形成过程的结构示意图；

图12～图15为本发明另一实施例半导体测试治具形成过程的结构示意图。

具体实施方式

如背景技术所言，现有的顶针或金手指的性能仍有待提高。

为此，本发明提供了一种半导体测试治具，包括基底，所述基底包括若干测试区域；位于基底的每个测试区域上的至少一排测试针头，每个测试针头包括第一测试针，所述第一测试针包括第一本体、位于第一本体一端的第一测试端以及位于第一本体另一端的第一连接端；覆盖所述第一测试针的第一本体表面的绝缘层；位于绝缘层表面环绕所述第一测试针的第二测试针，第二测试针与第一测试针同轴，第二测试针包括第二本体、位于第二本体一端的第二测试端以及位于第二本体另一端的第二连接端，所述第二测试端表面与第一测试端表面齐平。本发明半导体测试治具中的测试针头将第一测试针和第二测试针集成在一个测试针头上，第二测试针环绕所述第一测试针，第二测试针和第一测试针之间用绝缘层隔离，从而在保证测试针的尺寸较小的同时，提升测试针的机械强度；另一方面，第一测试针和第二测试针是同轴分布，使得第一测试针和第二测试针之间间距的精度较高，提高了测试的精度；再一方面，相比于现有技术需要多个测试针(例如双顶针或金手指)才能进行电学性能测试，本发明的一个测试针头即可进行电学性能的测试；再一方面，所述基底上包括若干测试区域，每个测试区域上的至少一排测试针头，每个测试区域可以对一个待测试封装结构中的若干被测试端子进行测试，因而本发明的半导体测试治具可以对若干待测试封装结构同时进行测试，提高了测试的效率。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

图1～图4为本发明一实施例半导体测试治具的结构示意图；图5～图11为本发明一实施例半导体测试治具形成过程的结构示意图；图12～图15为本发明另一实施例半导体测试治具形成过程的结构示意图。

请参考图1和图2，图2为图1沿切割线AB方向的剖面结构示意图，本发明一实施例提供了一种半导体测试治具，包括：

基底200，所述基底200包括若干测试区域(21a、21b、21c、21d)；

位于基底200的每个测试区域(21a、21b、21c、21d)上的至少一排测试针头20，每个测试针头20包括第一测试针201；覆盖所述第一测试针201的侧壁表面的绝缘层202；位于绝缘层202表面环绕所述第一测试针201的第二测试针203，第二测试针203与第一测试针201同轴。

本实施例中，所述测试针头20为同轴测试针头，请参考图3，图3为图1或图2中一个测试针头的放大结构示意图，所述测试针头20包括：

第一测试针201，所述第一测试针201包括第一本体、位于第一本体一端的第一测试端21以及位于第一本体另一端的第一连接端22；

覆盖所述第一测试针201的第一本体表面的绝缘层202；

位于绝缘层202表面环绕所述第一测试针201的第二测试针203，第二测试针203与第一测试针201同轴，第二测试针203包括第二本体、位于第二本体一端的第二测试端23以及位于第二本体另一端的第二连接端24，所述第二测试端23表面与第一测试端31表面齐平。在进行电学性能测试时，所述第一测试端21和第二测试端23与被测试端子点接触。

请继续参考图1，所述基底200上包括若干测试区域，所述测试区域的数量≥2个，每个测试区域上至少具有一排测试针头，即每个测试区域上测试针头的排数≥1排，且每一排中的测试针头20的数量≥2个。

本实施例中，所述基底200上测试区域的数量为4个，包括第一测试区域21a，第二测试区域21b，第三测试区域21c，第四测试区域21d，每个测试区域上的测试针头的排数为2排，每一排中测试针头的数量为4个。需要说明的是，本发明的其他实施例中，所述基底200上的测试区域的数量、每个测试区域上测试针头的排数、以及每一排中测试针头的数量可以为其他合适的值。

所述每个测试区域上的若干测试针头对一个待测试封装结构中的若干被测试端子进行测试，即每个测试区域可以对一个待测试封装结构进行测试，以本实施例中基底具有4个测试区域为例，本实施例中的半导体测试治具可以同时对4个待封装测试结构进行测试，提高了测试效率。

本实施例中，每个测试区域上的测试针头的结构、数量和排布方式等均都同，因而本发明的半导体测试治具可以同时对具有相同结构的多个待测试封装结构进行电学性能的测试，可以实现较快的测试效率。

在本发明的其他实施例中，不同测试区域中的测试针头的数量和排布方式可以不相同，以实现对不同待测试封装结构的测试，比如在一实施例中，相邻测试区域中的测试针头的排数可以不相同，或者相邻测试区域中每一排中的测试针头的数量可以不相同，或者相邻测试区域中测试针头的排布方式可以不相同。

本实施例中，每个测试区域中相邻排的测试针头的数量和排布方式相同，即每一排的测试针头数量均为4个，一排中测试针头的中心连线呈一直线。

在本发明的其他实施例中，每个测试区域中，相邻排的测试针头的数量和排布方式可以不相同。

请结合参考图1和图3，所述第一测试针201的形状为圆柱体，相应的第一测试针201的剖面形状为圆形，所述绝缘层202的剖面形状为圆环形，所述第二测试针203的剖面形状为圆环形。需要说明的是，所述第一测试针的剖面形状可以为其他的形状，比如所述第一测试针的剖面形状可以为正多边形，比如正三角形、正方形。

本发明的测试针头通过半导体集成制作工艺形成，因而形成的第一测试针201的直径可以较小，在一实施例中，所述第一测试针201的直径为100纳米～500微米，可以为200纳米～50微米。

相应的所述绝缘层202的宽度和第二测试针203的宽度也可以很小，在一实施例中，所述绝缘层202的宽度为80纳米～400微米，可以为100纳米～10微米，所述第二测试针203的宽度为60纳米～300微米，可以为90纳米～25微米。

需要说明的是，在本发明的其他实施例中，根据测试的需要，所述第一测试针201的直径、绝缘层202的厚度和第三测试针203的厚度可以为其他合适的数值。

所述第一测试针201和第二测试针203的材料为铜、金、钨或者合金材料、或者其他合适的金属材料或者金属化合物材料。

所述绝缘层202用于第一测试针201和第二测试针203之间的电学隔离，本实施例中，所述绝缘层202的顶部表面与第一测试针201的顶部表面(第一测试端21)和第二测试针203的顶部表面(第二测试端23)齐平，即使得第一测试针201的第一测试端21和第二测试针203的第二测试端23之间没有空隙，在测试时，防止第一测试针201的第一测试端21或者第二测试针203的第二测试端23因而之间存在间隙在外部的应力作用下发生变形，而使得第一测试针201的第一测试端21和第二测试针203的第二测试端23电接触，从而影响测试的精度。

所述绝缘层202可以为单层或多层(≥2层)堆叠结构。

所述绝缘层202的材料可以为绝缘介质材料，比如氧化硅、氮化硅、氮氧化硅、氮碳化硅、氮碳化硅中的一种或几种，所述绝缘层的材料还可以为树脂材料，比如，环氧树脂、聚酰亚胺树脂、聚乙烯树脂、苯并环丁烯树脂或聚苯并恶唑树脂。

从远离第二测试端23指向第二测试端23的方向，所述第二测试针203的部分本体的宽度逐渐减小。具体请参考图1，所述第二测试针203的部分本体的宽度，越靠近第二测试端23其宽度越小，在将多跟测试针20用于测试时，使得相邻测试针头20的测试端之间的距离增大。

在一实施例中，所述基底200上还具有介质层，所述介质层填充相邻测试针头之间的空间且覆盖测试针头的部分侧壁表面，所述介质层用于测试针头之间的电学隔离并提高测试针头20的机械强度。

所述介质层的材料为氧化硅、氮化硅、氮氧化硅、氮碳化硅、氮碳化硅或树脂、或者其他合适的材料。

所述介质层的厚度可以为测试针20高度的1/4～2/3。

在另一实施例中，所述基底200上还具有介质层，所述介质层填充相邻测试针头之间的空间且覆盖测试针头的侧壁表面，所述介质层顶部表面与测试针头20的顶部表面齐平，还包括位于介质层上的过渡板，所述过渡板作为测试针头20与被测试端子之间的过渡结构，以方便电学性能的测试，以及防止测试针头20与被测试端子直接接触，对测试端子造成损伤或者容易使得测试针头20发生变形。

所述过渡板包括隔离层和位于隔离层中的若干金属块，所述隔离层400位于介质层上，隔离层用于金属块之间的电学隔离以及固定相应的金属块，所述金属块的底部表面与测试针头20的顶部表面结束，所述金属块的顶部表面与被测试端子表面接触。

在将本发明的测试针头20应用在进行电学性能测试时，在一实施例中，可以将本发明的测试针头应用于电阻测试或大电流测试，将测试针头20的一端与被测试端子接触，使第一测试针201的第一测试端21和第二测试针203的第二测试端23表面与被测试端子的表面接触，并在第一测试针201和第二测试针202之间施加测试电压，测量通过第一测试针201、第二测试针203、以及被测试端子上的电流，以及通过测试电压除以电流获得测试电阻。

在一实施例中，应用本发明的测试针头20进行电阻的测试时，由于第一测试针201和第二测试针203是同轴的，因而测试电流通过第一测试针201均匀的向四周扩散，流向第二测试针203，即使得第一测试针201和第二测试针203之间的被测试端子的环形区域(与绝缘层202接触的部分)上不同方向流过的电流是平均的，提高了测试的精度。

在本发明的其他实施例中，可以将本发明的测试针头应用于其他形式的电学性能测试，比如可以应用多个测试针头进行电学性能的测试，比如测试电流可以从一个测试针头的第一测试针或第二测试针流向另一个测试针头的第一测试针或第二测试针，或者测试电路可以从一个测试针头的第二测试针和第二测试针流向另一个测试针头的第一测试针和第二测试针。

所述基底200内形成有信号传输电路，所述信号传输电路包括第一输入端、第一输出端、第二输入端和第二输出端，所述第一输出端与第一测试针201的第一连接端电连接，所述第二输出端与第二测试针203的第二连接端电连接，所述第一输入端和第二输入端分别与外部的测试电路电连接。所述测试电路用于提供测试信号，所述信号传输电路用于将测试电路产生的测试信号传输至第一测试针201和第二测试针203，并将测试过程中获得的电信号传输至测试电路，测试电路对接收的电信号进行处理，获得测试参数。

所述基底200的材料PCB树脂等，所述第一输入端和第一输出端通过位于基底内的第一金属线电连接，所述第二输入端和第二输出端通过位于基底内的第二金属线电连接。

在一实施例中，所述基底200包括正面和与正面相对的背面，所述基底的背面包括接口区域，若干第一输出端和第二输出端位于基底200的正面，与第一测试针和第二测试针的位置对应，若干第一输入端和第二输入端可以集中在基底200背面的接口区域，使得若干第一输入端和第二输入端可以通过一个或多个接口与外部的测试电路相连，简化了半导体测试治具与外部的测试电路之间的接口电路。在一具体的实施例中，所述基底200可以通过多层PCB树脂基板压合形成，每一层PCB树脂基板均包括若干互连结构，每个互连结构包括贯穿该PCB树脂基板的通孔互连结构以及位于PCB树脂基板表面上与通孔互连结构相连的金属层，多层PCB树脂基板压合时，多个互连结构电连接构成第一金属线或第二金属线，因而使得若干第一输入端和第二输入端可以集中在基底200背面的接口区域。

在另一实施例中，所述基底200包括正面和与正面相对的背面，所述基底的背面包括接口区域，若干第一输出端和第二输出端位于基底200的正面，若干第一输入端和第二输入端位于基底200的背面，所述基底200中可以形成贯穿基底200的第一通孔互连结构和第二通孔互连结构，所述第一输入端和第一输出端通过位于基底200内的第一通孔互连结构电连接，所述第二输入端和第二输出端通过位于基底200内的第二通孔互连结构电连接；所述基底200的背面上还具有若干第一再布线金属层和第二再布线金属层，所述第一再布线金属层的一端与第一输入端电连接，第一再布线金属层的另一端位于接口区域内，所述第二再布线金属层的一端与第二输入端电连接，所述第二再布线金属层的另一端位于接口区域内，接口区域内的第一再布线金属层和第二再布线金属层通过一个或多个接口与外部的测试电路相连。

在其他实施例中，所述基底200内可以形成有测试电路(图中未示出)，所述测试电路包括第一信号端和第二信号端，第一信号端与第一测试针201的第一连接端电连接，第二信号端与第二测试针203的第二连接端电连接。所述测试电路在进行测试时，对第一测试针201和第二测试针203施加测试信号(比如电压信号或电流信号)，并对获得的电信号(比如电流信号等)进行处理获得测试参数(比如电阻等)。

参考图4，图4为本发明的半导体测试治具用于电学性能测试时的结构示意图，首先将半导体测试治具置于测试机台中；然后将待测试封装结构300a、300b分别置于半导体测试治具的第一测试区域21a和第二测试区域21b上，所述待测试封装结构300a、300b上均具有若干被测试端子31，在一实施例中，所述被测试端子31为引脚或焊盘，所述被测试端子31的部分表面与过渡板中的测试针头20的顶部表面接触；然后在第一测试针201和第二测试针203之间施加测试信号，进行电学性能的测试。

通过本发明的半导体测试治具可以同时对多个待测试封装结构进行电学性能的测试，本实施例中以同时对待测试封装结构300a、300b进行电学性能的测试作为示例，进行测试时并且可以对待测试封装结构300a、300b中的多个被测试端子同时进行电学性能测试，提高了测试的效率和测试的准确度。

需要说明的是，本发明的半导体测试治具可以应用于手动测试(人工加载待测试封装结构)也可以应用于自动测试(机器手自动加载待测试封装结构)。

本发明实施例还提供了一种形成前述半导体测试治具的方法，具体请参考图5～图11。

请参考图5，提供基底200，所述基底200包括若干测试区域(图中未标示)；在所述基底200的每个测试区域上形成至少一排第一测试针201。

所述测试区域的数量≥2个，每个测试区域中，第一测试针201的排数≥1排，每一排中第一测试针201的数量≥2个。

所述第一测试针201为圆柱体，第一测试针201沿平行于基底200表面的方向获得的剖面形状为圆形，所述第一测试针201的直径为500纳米～500微米。

需要说明的是，所述第一测试针的剖面形状可以为其他的形状，比如所述第一测试针的形状为正多边形，比如正三角形、正方形。

在一实施例中，所述第一测试针201的形成过程为：在所述基底200上形成第一金属层(图中未示出)；在第一金属层上形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，刻蚀所述第一金属层，在所述基底的每个测试区域上形成至少一排第一测试针201；去除所述图形化的掩膜层。

在另一实施例中，所述第一测试针201的形成过程为：在所述基底200上形成牺牲层(图中未示出)，所述基底的每个测试区域上的牺牲层中具有暴露出基底200表面的至少一排通孔；在所述通孔中填充满第一金属层，形成若干第一测试针；去除所述牺牲层。

在所述通孔中填充第一金属层的工艺为电镀工艺，在通孔中填充第一金属层之前，还包括：在所述通孔的侧壁和底部以及牺牲层的表面形成导电层，所述导电层作为电镀工艺时的阴极。

所述导电层的材料为Ti、Ta、TiN、TaN等中的一种或几种，导电层可以为单层或多层(≥2层)堆叠结构。

在一实施例中，所述导电层可以为双层堆叠结构，所述双层堆叠结构的导电层包括Ti层和位于Ti层上的TiN层，或者包括Ta层位于Ta层上的TaN层。

所述导电层的厚度小于通孔的半径，在一实施例中，所述导电层的厚度为50～200纳米，导电层的形成工艺为溅射。

在形成导电层后，进行电镀工艺，形成第一金属层层，所述第一金属层位于导电层上并填充通孔，在进行电镀工艺后，还包括：进行化学机械研磨工艺，去除牺牲层表面的第一金属层和导电层，形成第一测试针201，第一测试针201包括第一金属层和包围所述第一金属层的防扩散阻挡层，所述防扩散阻挡层由化学机械研磨后剩余的导电层构成，用于防止金属层中的金属向后续形成的绝缘层中扩散。

所述第一金属层的材料为铜、金、钨或者合金材料、或者其他合适的金属材料。

所述第一测试针201与基底200表面接触的表面(底部表面)为第一连接端，第一测试针201的与第一连接端相对的表面(顶部表面)为第一测试端。

所述基底200内形成有信号传输电路，所述信号传输电路包括第一输入端、第一输出端、第二输入端和第二输出端，所述第一输出端与第一测试针201的第一连接端电连接，所述第二输出端与第二测试针203的第二连接端电连接，所述第一输入端和第二输入端分别与外部的测试电路电连接。所述测试电路用于提供测试信号，所述信号传输电路用于将测试电路产生的测试信号传输至第一测试针201和第二测试针203，并将测试过程中获得的电信号传输至测试电路，测试电路对接收的电信号进行处理，获得测试参数。

所述基底200的材料PCB树脂等，所述第一输入端和第一输出端通过位于基底内的第一金属线电连接，所述第二输入端和第二输出端通过位于基底内的第二金属线电连接。

在一实施例中，所述基底200包括正面和与正面相对的背面，所述基底的背面包括接口区域，若干第一输出端和第二输出端位于基底200的正面，与第一测试针和第二测试针的位置对应，若干第一输入端和第二输入端可以集中在基底200背面的接口区域，使得若干第一输入端和第二输入端可以通过一个或多个接口与外部的测试电路相连，简化了半导体测试治具与外部的测试电路之间的接口电路。在一具体的实施例中，所述基底200可以通过多层PCB树脂基板压合形成，每一层PCB树脂基板均包括若干互连结构，每个互连结构包括贯穿该PCB树脂基板的通孔互连结构以及位于PCB树脂基板表面上与通孔互连结构相连的金属层，多层PCB树脂基板压合时，多个互连结构电连接构成第一金属线或第二金属线，因而使得若干第一输入端和第二输入端可以集中在基底200背面的接口区域。

在另一实施例中，所述基底200包括正面和与正面相对的背面，所述基底的背面包括接口区域，若干第一输出端和第二输出端位于基底200的正面，若干第一输入端和第二输入端位于基底200的背面，所述基底200中可以形成贯穿基底200的第一通孔互连结构和第二通孔互连结构，所述第一输入端和第一输出端通过位于基底200内的第一通孔互连结构电连接，所述第二输入端和第二输出端通过位于基底200内的第二通孔互连结构电连接；所述基底200的背面上还具有若干第一再布线金属层和第二再布线金属层，所述第一再布线金属层的一端与第一输入端电连接，第一再布线金属层的另一端位于接口区域内，所述第二再布线金属层的一端与第二输入端电连接，所述第二再布线金属层的另一端位于接口区域内，接口区域内的第一再布线金属层和第二再布线金属层通过一个或多个接口与外部的测试电路相连。

在其他实施例中，所述基底200内可以形成有测试电路(图中未示出)，所述测试电路包括第一信号端和第二信号端，第一信号端与第一测试针201的第一连接端电连接，第二信号端与第二测试针203的第二连接端电连接。所述测试电路在进行测试时，对第一测试针201和第二测试针203施加测试信号(比如电压信号或电流信号)，并对获得的电信号(比如电流信号等)进行处理获得测试参数(比如电阻等)。在一具体实施例中，所述基底200包括半导体衬底(比如硅衬底或衬底等)和位于半导体衬底上的介质层，所述半导体衬底上形成有半导体器件(比如晶体管等)，所述介质层中形成金属互连线和无源器件(比如电阻、电容等)，所述金属互连线将半导体器件和无源器件连接构成测试电路，第一信号端和第二信号端可以通过位于介质层中与测试电路电连接的第一金属线和第二金属线引出。

结合参考图6和图7，在每个第一测试针201的侧壁上形成绝缘层202。

所述绝缘层202的形成过程为：形成覆盖每个第一测试针201侧壁和顶部表面的绝缘薄膜层204；无掩膜刻蚀工艺刻蚀所述绝缘薄膜层204在第一测试针201的侧壁形成绝缘层202。

所述绝缘层202的厚度为80纳米～400微米，所述绝缘层202的材料可以为绝缘介质材料，比如氧化硅、氮化硅、氮氧化硅、氮碳化硅、氮碳化硅中的一种或几种。

所述绝缘层202可以为单层或多层(≥2层)堆叠结构。

所述无掩膜刻蚀工艺为各向异性的等离子刻蚀工艺，在一实施例中，所述等离子刻蚀工艺采用的刻蚀气体为含氟和碳的气体，具体可以为CF₄、C₂F₆、C₄F₈、CHF₃、CH₂F₂中的一种或几种，源功率为500～1000W，偏置功率为0～100W，刻蚀腔压力为2～500mtorr。

本实施例中，所述绝缘层202为单层的氧化硅层，

在本发明的其他实施例中，所述绝缘层202的材料还可以为树脂材料，所述树脂材料可以为环氧树脂、聚酰亚胺树脂、聚乙烯树脂、苯并环丁烯树脂或聚苯并恶唑树脂。

所述绝缘层202的形成工艺为网板印刷工艺等。

结合参考图8和图9，在绝缘层202的表面形成第二测试针203，所述第二测试针203环绕相应的第一测试针201。

所述第二测试针203的形成过程为：形成覆盖所述绝缘层202和第一测试针201顶部表面的第二金属层205；无掩膜刻蚀所述第二金属层205，在绝缘层202表面形成第二测试针203。

所述第二金属层205的形成工艺为溅射，第二金属层205材料为铜、金、钨或者合金材料、或者其他合适的金属材料，第二金属层205的厚度为60纳米～300微米。

无掩膜刻蚀所述第二金属层205的工艺为各向异性的等离子刻蚀工艺，在一实施例中，所述等离子刻蚀工艺采用的刻蚀气体为SF₆、NF₃、Cl₂、HBr中的一种或几种，源功率为500～1500W，偏置功率为0～100W，刻蚀腔压力为10～500mtorr。

每个第一测试针201与相应的绝缘层202和第二测试针203构成一个测试针头20。

在本发明的另一实施例中，请参考图10，在形成测试针头20后，在所述基底200上形成介质层210，所述介质层210填充相邻测试针头20之间的空间且覆盖测试针头20的部分侧壁表面，所述介质层210的表面低于测试针头210的顶部表面。

所述介质层210的形成过程为：形成覆盖所述基底200和测试针头20表面的介质材料层；采用化学机械研磨工艺平坦化所述介质材料层，以测试针头20的顶部表面作为停止层；回刻蚀平坦化后的介质层，使得剩余的介质层的表面低于测试针头的顶部表面。

所述介质层210的材料为氧化硅、氮化硅、氮氧化硅、氮碳化硅、氮碳化硅或树脂(比如环氧树脂、聚酰亚胺树脂等)、或者其他合适的材料。

在一实施例中，所述介质层210的材料为氧化硅、氮化硅、氮氧化硅、氮碳化硅或氮碳化硅时，介质材料层的形成工艺为化学气相沉积工艺；在另一实施例中，所述介质层210的材料为树脂时，所述介质材料层形成工艺为湿膜或印刷工艺。

在本发明的另一实施例中，参考图11，在形成测试针头20后，在所述基底200上形成介质层210，所述介质层210填充相邻测试针头20之间的空间且覆盖测试针头20的侧壁表面，所述介质层210的表面与测试针头210的顶部表面齐平；在所述介质层210上形成隔离层，所述隔离层中具有暴露出测试针头20顶部表面的若干开口；在所述开口中填充金属，形成金属块401，所述隔离层和金属块401构成过渡板400。

所述隔离层的材料为氧化硅、氮化硅、氮氧化硅、氮碳化硅、氮碳化硅或树脂(比如环氧树脂、聚酰亚胺树脂等)、或者其他合适的材料。

通过刻蚀工艺在所述隔离层中形成若干开口，所述开口的尺寸大于测试针头顶部表面的尺寸，使得形成开口能完全暴露出测试针头20的顶部表面，使得在开口中填充金属形成的金属块401能够与测试针头20的顶部表面完全接触。

所述金属块401的形成过程为：形成覆盖所述隔离层的金属层，所述金属层填充满所述开口；采用化学机械研磨工艺去除隔离层表面的金属层，在开口中形成金属块401。

所述金属层的形成工艺为溅射或电镀工艺，金属层的材料为W、Al、Cu、Ti、Ag、Au、Pt、Ni或者合金材料等。

本发明另一实施例还提供了一种形成前述的半导体测试治具的方法，具体请参考图12～图15。

请参考图12，提供基底200；在所述基底200上形成介质层210，所述基底的每个测试区域上的介质层210中形成有至少一排第一通孔208和环绕每个第一通孔208的环形通孔209，第一通孔208和环形通孔209之间通过部分介质层隔离。

所述测试区域的数量≥2个，每个测试区域上的介质层中第一通孔208的排数≥1排，每一排中第一通孔208的数量≥2个。

所述第一通孔208和环形通孔209暴露出基底200的表面，所述第一通孔208中后续填充金属形成第一测试针，所述第二通孔中后续填充金属形成第二测试针。

所述基底200内形成有信号传输电路或测试电路，关于信号传输电路或测试电路描述请参考前述实施例，在此不再赘述。

参考图13，图13为图12中部分结构的俯视结构示意图，所述第一通孔208为圆形，环形通孔209为圆环形，环形通孔209环绕所述第一通孔208，第一通孔208和环形通孔209之间通过部分介质层材料隔离。

在本发明的其他实施例中，所述第一通孔的形状可以为其他的形状，比如可以为正多边形，具体可以为正三角形、正方形等。

在一实施例中，所述介质层210的材料为绝缘介质材料，比如氧化硅、氮化硅、氮氧化硅、氮碳化硅、氮碳化硅中的一种或几种，通过化学气相沉淀工艺在基底200上形成介质层210，然后在所述介质层210上形成图形化的光刻胶层，以所述图形化的光刻胶层为掩膜，刻蚀所述介质层210，在介质层210中形成若干第一通孔208和环绕每个第一通孔208的环形通孔209；形成第一通孔208的环形通孔209后，去除所述图形化的光刻胶层。

在另一实施例中，所述介质层210的材料为树脂胶，所述树脂胶为环氧树脂胶、聚酰亚胺树脂胶、聚乙烯树脂胶、苯并环丁烯树脂胶或聚苯并恶唑树脂胶，通过干膜工艺、湿膜工艺、印刷工艺或滚胶工艺在所述基底200上形成介质层210；然后通过曝光和显影工艺在所述介质层中形成若干第一通孔208和环绕每个第一通孔208的环形通孔209。

参考图14，在第一通孔208(参考图12)中填充金属形成第一测试针201，在环形通孔209(参考图12)中填充金属形成第二测试针203。

所述第一测试针201和第二测试针203通过同一工艺步骤形成。

在第一通孔208和环形通孔209中填充金属的工艺为电镀工艺，在第一通孔208和环形通孔209中填充金属之前，还包括：在所述第一通孔208和环形通孔209的侧壁和底部以及牺牲层的表面形成导电层，所述导电层作为电镀工艺时的阴极。

所述导电层的材料为Ti、Ta、TiN、TaN等中的一种或几种，导电层可以为单层或多层(≥2层)堆叠结构。

在一实施例中，所述导电层可以为双层堆叠结构，所述双层堆叠结构的导电层包括Ti层和位于Ti层上的TiN层，或者包括Ta层位于Ta层上的TaN层。

所述导电层的厚度小于第一通孔208的半径和环形通孔209的半径两者中的较小的半径值，导电层的形成工艺为溅射。

在形成导电层后，进行电镀工艺，形成金属层，所述金属层位于导电层上并填充第一通孔208和环形通孔209，在进行电镀工艺后，还包括：进行化学机械研磨工艺，去除介质层210表面的金属层和导电层，形成第一测试针201和第二测试针203，第一测试针201和第二测试针203均包括金属层和包围所述金属层的防扩散阻挡层，所述防扩散阻挡层为化学机械研磨后剩余的导电层构成，用于防止金属层中的金属向后续形成的绝缘层中扩散。所述第一测试针201和第二测试针203之间的介质层作为绝缘层202

所述金属层的材料为铜、金、钨或者合金材料、或者其他合适的金属材料。

本实施例中通过电镀工艺同时形成第一测试针201和第二测试针203，第一测试针201和第二测试针203不会受到刻蚀的损伤，使得第一测试针201和第二测试针203的表面形貌较佳。

在本发明的其他实施例中，在形成测试针头20后，还包括，回刻蚀所述介质层210，使得剩余的介质层的表面低于测试针头20的表面。

在本发明的其他实施例中，参考图15，在形成测试针头20后，在所述介质层210和测试针头20上形成隔离层，所述隔离层中具有暴露出测试针头20顶部表面的若干开口；在所述开口中填充金属，形成金属块401，所述隔离层和金属块401构成过渡板400。

每个第一测试针201和相应的绝缘层202以及相应的第二测试针203构成一个测试针头20。

所述隔离层的材料为氧化硅、氮化硅、氮氧化硅、氮碳化硅、氮碳化硅或树脂(比如环氧树脂、聚酰亚胺树脂等)、或者其他合适的材料。

通过刻蚀工艺在所述隔离层中形成若干开口，所述开口的尺寸大于测试针头顶部表面的尺寸，使得形成开口能完全暴露出测试针头20的顶部表面，使得在开口中填充金属形成的金属块401能够与测试针头20的顶部表面完全接触。

所述金属块401的形成过程为：形成覆盖所述隔离层的金属层，且所述金属层填充满所述开口；采用化学机械研磨工艺去除隔离层表面的金属层，在开口中形成金属块401。

所述金属层的形成工艺为溅射或电镀工艺，金属层的材料为W、Al、Cu、Ti、Ag、Au、Pt、Ni或者合金材料等。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (7)

1.一种半导体测试治具的形成方法，其特征在于，包括：

提供基底，所述基底包括≥2个的测试区域；

在所述基底的每个测试区域上形成至少一排测试针头，每个测试针头包括第一测试针，所述第一测试针包括第一本体、位于第一本体一端的第一测试端以及位于第一本体另一端的第一连接端；覆盖所述第一测试针的第一本体表面的绝缘层；位于绝缘层表面环绕所述第一测试针的第二测试针，第二测试针与第一测试针同轴，第二测试针包括第二本体、位于第二本体一端的第二测试端以及位于第二本体另一端的第二连接端，所述第二测试端表面与第一测试端表面齐平；

其中，所述测试针头通过半导体集成工艺制作，包括方案a，方案b和方案c：

方案a，通过半导体集成工艺制作测试针头的过程包括：在所述基底上形成第一金属层；刻蚀所述第一金属层，在所述基底的每个测试区域上形成至少一排第一测试针；形成覆盖每个第一测试针侧壁和顶部表面的绝缘薄膜层；无掩膜刻蚀工艺刻蚀所述绝缘薄膜层在第一测试针的侧壁形成绝缘层；形成覆盖所述绝缘层和第一测试针顶部表面的第二金属层；无掩膜刻蚀所述第二金属层，在绝缘层表面形成第二测试针；

方案b，通过半导体集成工艺制作测试针头的过程包括：在所述基底上形成牺牲层，所述基底的每个测试区域上的牺牲层中具有暴露出基底表面的至少一排通孔；在所述通孔中填充满金属，在基底的每个测试区域上形成至少一排第一测试针；去除所述牺牲层；形成覆盖每个第一测试针侧壁和顶部表面的绝缘薄膜层；无掩膜刻蚀工艺刻蚀所述绝缘薄膜层在第一测试针的侧壁形成绝缘层；形成覆盖所述绝缘层和第一测试针顶部表面的第二金属层；无掩膜刻蚀所述第二金属层，在绝缘层表面形成第二测试针；

方案c，通过半导体集成工艺制作测试针头的过程包括：所述第一测试针、绝缘层、第二测试针和介质层的形成过程为：在所述基底上形成介质层，所述基底的每个测试区域上的介质层中形成有至少一排第一通孔和环绕每个第一通孔的环形通孔，第一通孔和环形通孔之间通过部分介质层隔离；在第一通孔中填充金属形成第一测试针，在环形通孔中填充金属形成第二测试针，第一测试针和第二测试针之间部分介质层作为绝缘层。

2.如权利要求1所述的半导体测试治具的形成方法，其特征在于，每个测试区域上的若干测试针头对一个待测试封装结构中的若干被测试端子进行测试。

3.如权利要求2所述的半导体测试治具的形成方法，其特征在于，所述测试区域的数量≥2个，每个测试区域中，测试针头的排数≥1排，每一排中测试针头的数量≥2个。

4.如权利要求1所述的半导体测试治具的形成方法，其特征在于，所述基底内形成有若干信号传输电路，所述信号传输电路适于在进行电学性能测试时向测试针头传递测试信号，并将测试时测试针头获得的电信号输出，每个信号传输电路与对应的测试区域中的测试针头电连接，每个信号传输电路包括若干第一输入端、第一输出端、第二输入端和第二输出端，每个第一输出端与第一测试针的第一连接端电连接，每个第二输出端与第二测试针的第二连接端电连接，所述第一输入端和第二输入端分别与外部的测试电路电连接。

5.如权利要求1所述的半导体测试治具的形成方法，其特征在于，还包括：在所述基底上形成介质层，所述介质层填充相邻测试针头之间的空间且覆盖测试针头的部分或全部侧壁表面。

6.如权利要求5所述的半导体测试治具的形成方法，其特征在于，所述介质层覆盖所述测试针头的全部侧壁表面时，所述介质层的表面与测试针头的顶部表面齐平，还包括：在所述介质层和测试针头上形成过渡板，所述过渡板中具有若干与测试针头顶部表面电接触的金属块。

7.如权利要求5所述的半导体测试治具的形成方法，其特征在于，所述介质层的材料为氧化硅、氮化硅、氮氧化硅、氮碳化硅或树脂。