CN103972217A - 集成无源电容扇出型晶圆级封装结构及制作方法 - Google Patents

集成无源电容扇出型晶圆级封装结构及制作方法 Download PDF

Info

Publication number
CN103972217A
CN103972217A CN201410172529.1A CN201410172529A CN103972217A CN 103972217 A CN103972217 A CN 103972217A CN 201410172529 A CN201410172529 A CN 201410172529A CN 103972217 A CN103972217 A CN 103972217A
Authority
CN
China
Prior art keywords
metal
metal column
ubm layer
level
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410172529.1A
Other languages
English (en)
Other versions
CN103972217B (zh
Inventor
孙鹏
徐健
王宏杰
何洪文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Center for Advanced Packaging Co Ltd
Original Assignee
National Center for Advanced Packaging Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Center for Advanced Packaging Co Ltd filed Critical National Center for Advanced Packaging Co Ltd
Priority to CN201410172529.1A priority Critical patent/CN103972217B/zh
Publication of CN103972217A publication Critical patent/CN103972217A/zh
Application granted granted Critical
Publication of CN103972217B publication Critical patent/CN103972217B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明涉及一种集成无源电容扇出型晶圆级封装结构及制作方法，包括包括塑封体和芯片；其特征是：在所述塑封体中设置第一金属柱、第二金属柱、第三金属柱和第四金属柱，第一金属柱和第二金属柱位于芯片一侧，第三金属柱和第四金属柱位于芯片另一侧；在所述塑封体的正面设置绝缘层，在绝缘层中布置第一金属层、第二金属层、第三金属层和第四金属层，第一金属层与第一金属柱连接，第二金属层与第二金属柱和第一电极连接，第三金属层与第三金属柱和第二电极连接，第四金属层与第四金属柱连接；在四个金属层上分别设置凸点下金属层，在点下金属层的外表面分别设置焊球。本发明实现了扇出型芯片封装和薄膜集成无源被动器件的集成，提升了电学品质。

Description

集成无源电容扇出型晶圆级封装结构及制作方法
技术领域
本发明涉及一种集成无源电容扇出型晶圆级封装结构及制作方法，属于扇出型晶圆级封装技术领域。
背景技术
晶圆级扇出型芯片封装可以替代当前的焊线BGA（Ball Grid Array，球栅阵列结构的PCB）和倒装芯片BGA封装，是一种低成本、高性能的集成封装方式。晶圆级扇出型芯片封装的信号、电力和地线的布线直接通过晶圆级RDL（再布线层）工艺实现，不再需要晶圆凸点制备和封装基板，从而降低封装成本，并且可以提供好于传统焊线BGA和倒装芯片BGA封装的电学功能。薄膜集成无源技术通常能提供最优良的功能密度，以及最高集成度和最轻体积。然而，单从价格来看，薄膜集成无源被动器件的价格直到今天仍然偏高；且较厚的金属沉积在硅晶圆上，也难以提高其电学品质因数，如电感。晶圆级扇出型芯片封装和薄膜集成无源被动器件集成方案，是电子产品持续缩小尺寸、增加功能的屈指可数的方法之一，符合便携式电子产品“更快、更小、更轻”的趋势，且性价比不断提高。
晶圆级扇出型芯片封装和薄膜集成无源被动器件的低集成度和较高的成本，是现有技术最大的不足之处。现有集成无源电容，受制于硅材料的半导体材料属性，无法提升其电路的品质因素。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种集成无源电容扇出型晶圆级封装结构及制作方法，实现了晶圆级扇出型芯片封装和薄膜集成无源被动器件的集成，提升了电学品质。
按照本发明提供的技术方案，所述集成无源电容扇出型晶圆级封装结构，包括扇出型封装体，扇出型封装体包括塑封体和塑封于塑封体中的芯片，芯片的正面具有第一电极和第二电极，芯片的正面与塑封体的正面平齐；其特征是：在所述塑封体中设置两组电容，分别为第一金属柱、第二金属柱、第三金属柱和第四金属柱，第一金属柱和第二金属柱位于芯片的一侧，第三金属柱和第四金属柱位于芯片的另一侧；在所述塑封体的正面设置绝缘层，在绝缘层中布置第一金属层、第二金属层、第三金属层和第四金属层，第一金属层与第一金属柱连接，第二金属层与第二金属柱和芯片的第一电极连接，第三金属层与第三金属柱和芯片的第二电极连接，第四金属层与第四金属柱连接；在所述第一金属层、第二金属层、第三金属层和第四金属层上分别设置第一凸点下金属层、第二凸点下金属层、第三凸点下金属层和第四凸点下金属层，第一凸点下金属层、第二凸点下金属层、第三凸点下金属层和第四凸点下金属层的外表面露出绝缘层的外表面，在第一凸点下金属层、第二凸点下金属层、第三凸点下金属层和第四凸点下金属层的外表面分别设置焊球。
所述第一金属柱和第二金属柱之间填充塑封材料；所述第三金属柱和第四金属柱之间填充塑封材料。
所述第一金属层、第二金属层、第三金属层和第四金属层相互之间通过绝缘层实现绝缘。
所述集成无源电容扇出型晶圆级封装结构的制作方法，其特征是，包括以下步骤：
（1）将芯片扇出型封装于塑封体中，得到扇出型封装体，芯片的正面与塑封体的正面平齐；
（2）在塑封体上开两组电容槽，两组槽分别位于芯片的两侧，每组电容槽为两个槽体，槽体之间以塑封材料隔开；
（3）在上述电容槽中填充金属，分别得到第一金属柱、第二金属柱、第三金属柱和第四金属柱；
（4）在塑封体的正面涂覆绝缘材料，形成绝缘层；对绝缘层刻蚀出图形开口，露出第一金属柱、第二金属柱、第三金属柱、第四金属柱、第一电极和第二电极的表面；
（5）在上述绝缘层表面电镀金属，形成金属层，金属层连接第一金属柱、第二金属柱、第三金属柱、第四金属柱、第一电极和第二电极；
（6）对上述金属层刻蚀出图形开口，得到相互绝缘的第一金属层、第二金属层、第三金属层和第四金属层；
（7）在上述金属层的表面涂覆绝缘材料，在得到的绝缘材料上刻蚀出四个窗口，分别露出第一金属层、第二金属层、第三金属层和第四金属层的表面；
（8）在上述窗口中电镀金属，分别得到第一凸点下金属层、第二凸点下金属层、第三凸点下金属层和第四凸点下金属层；在第一凸点下金属层、第二凸点下金属层、第三凸点下金属层和第四凸点下金属层表面植球，得到焊球。
本发明为晶圆级扇出型芯片封装和薄膜集成无源被动器件的集成提供了一套高效解决方案。本发明将晶圆级扇出型芯片封装体中起支持保护作用的模塑料体充分利用，在模塑材料中构建薄膜电感，既不影响整个封装体的面积，又缩短芯片与电感之间的电学连接长度，提升了电学品质；同时，在绝缘的模塑材料表面布设电路，较采用半导体材料如硅，极大的提升了谐振电路的品质因素Q值。
附图说明
图1～图10为本发明所述封装结构的制造过程的示意图。
图1为所述扇出型封装体的结构示意图。
图2为在塑封体上开电容槽的示意图。
图3为得到两组电容的示意图。
图4为在塑封体正面涂覆绝缘材料的示意图。
图5为在绝缘层上刻图形开口的示意图。
图6为在绝缘层上电镀金属层的示意图。
图7为在金属层上形成图形开口的示意图。
图8为在金属层表面涂覆绝缘材料的示意图。
图9为在绝缘层上开设窗口的示意图。
图10为本发明的结构示意图。
图中序号为：扇出型封装体1、塑封体11、芯片12、第一电极13、第二电极14、第一金属柱21、第二金属柱22、第三金属柱23、第四金属柱24、绝缘层3、第一金属层41、第二金属层42、第三金属层43、第四金属层44、第一凸点下金属层51、第二凸点下金属层52、第三凸点下金属层53、第四凸点下金属层54、焊球6。
具体实施方式
下面结合具体附图对本发明作进一步说明。
如图10所示：所述集成无源电容扇出型晶圆级封装结构包括扇出型封装体1，扇出型封装体1包括塑封体11和塑封于塑封体11中的芯片12，芯片12的正面具有第一电极13和第二电极14，芯片12的正面与塑封体11的正面平齐；在所述塑封体11中设置两组电容，分别为第一金属柱21、第二金属柱22、第三金属柱23和第四金属柱24，第一金属柱21和第二金属柱22位于芯片12的一侧，第三金属柱23和第四金属柱24位于芯片12的另一侧；在所述塑封体11的正面设置绝缘层3，在绝缘层3中布置第一金属层41、第二金属层42、第三金属层43和第四金属层44，第一金属层41与第一金属柱21连接，第二金属层42与第二金属柱21和芯片12的第一电极13连接，第三金属层43与第三金属柱23和芯片12的第二电极14连接，第四金属层44与第四金属柱24连接；在所述第一金属层41、第二金属层42、第三金属层43和第四金属层44上分别设置第一凸点下金属层51、第二凸点下金属层52、第三凸点下金属层53和第四凸点下金属层54，第一凸点下金属层51、第二凸点下金属层52、第三凸点下金属层53和第四凸点下金属层54的外表面露出绝缘层3的外表面，在第一凸点下金属层51、第二凸点下金属层52、第三凸点下金属层53和第四凸点下金属层54的外表面分别设置焊球6，以实现与外部的电学连接；
所述第一金属柱21和第二金属柱22之间填充塑封材料，形成第一组电容；所述第三金属柱23和第四金属柱24之间填充塑封材料，形成第二组电容；
所述第一金属层41、第二金属层42、第三金属层43和第四金属层44相互之间通过绝缘层3实现绝缘。
所述集成无源电容扇出型晶圆级封装结构的制作方法，包括以下步骤：
（1）如图1所示，对芯片12进行扇出型封装，将芯片12塑封于塑封体11中，芯片12的正面与塑封体11的正面平齐；
（2）如图2所示，在塑封体11上开两组电容槽，两组槽分别位于芯片12的两侧，每组电容槽为两个槽体，槽体之间以塑封材料隔开；
（3）如图3所示，在上述电容槽中填充金属，分别得到第一金属柱21、第二金属柱22、第三金属柱23和第四金属柱24，第一金属柱21和第二金属柱22组成一组电容，第三金属柱23和第四金属柱24组成另一组电容；所述填充金属的方式可以采用电镀金属等，金属可以采用锡、铜或铅锡合金等；
（4）如图4所示，在塑封体11的正面涂覆绝缘有机介质材料，形成绝缘层，绝缘层厚度为1～50微米；可以采用晶圆甩胶工艺，绝缘有机介质材料可以采用PI（聚酰亚胺）、PBO（聚苯并恶唑）或液态光致阻焊剂（俗称绿油）等；
（5）如图5所示，对绝缘层进行光刻刻蚀，形成图形开口，露出第一金属柱21、第二金属柱22、第三金属柱23、第四金属柱24、第一电极13和第二电极14的表面；
（6）如图6所示，在绝缘层表面电镀金属，形成金属层，金属层厚度为1～30微米，金属层连接第一金属柱21、第二金属柱22、第三金属柱23、第四金属柱24、第一电极13和第二电极14；金属层可以采用锡、铜或铅锡合金等；
（7）如图7所示，对金属层进行光刻或者蚀刻，形成图形开口，得到相互绝缘的第一金属层41、第二金属层42、第三金属层43和第四金属层44；
（8）如图8所示，在上述金属层的表面涂覆1～50微米厚的绝缘有机介质材料，以钝化金属层，实现保护功能；可以采用晶圆甩胶工艺，绝缘有机介质材料可以采用PI（聚酰亚胺）、PBO（聚苯并恶唑）或液态光致阻焊剂（俗称绿油）等；
（9）如图9所示，在步骤（8）得到的绝缘材料上刻蚀形成四个窗口，分别露出第一金属层41、第二金属层42、第三金属层43和第四金属层44的表面；
（10）如图10所示，在步骤（9）得到的窗口中电镀金属，分别得到第一凸点下金属层51、第二凸点下金属层52、第三凸点下金属层53和第四凸点下金属层54；在第一凸点下金属层51、第二凸点下金属层52、第三凸点下金属层53和第四凸点下金属层54表面植球，得到焊球6，实现与外部的电学连接；凸点下金属层采用铝、镍、钒、铜或上述金属的合金。

Claims (4)

1. 一种集成无源电容扇出型晶圆级封装结构，包括扇出型封装体（1），扇出型封装体（1）包括塑封体（11）和塑封于塑封体（11）中的芯片（12），芯片（12）的正面具有第一电极（13）和第二电极（14），芯片（12）的正面与塑封体（11）的正面平齐；其特征是：在所述塑封体（11）中设置两组电容，分别为第一金属柱（21）、第二金属柱（22）、第三金属柱（23）和第四金属柱（24），第一金属柱（21）和第二金属柱（22）位于芯片（12）的一侧，第三金属柱（23）和第四金属柱（24）位于芯片（12）的另一侧；在所述塑封体（11）的正面设置绝缘层（3），在绝缘层（3）中布置第一金属层（41）、第二金属层（42）、第三金属层（43）和第四金属层（44），第一金属层（41）与第一金属柱（21）连接，第二金属层（42）与第二金属柱（21）和芯片（12）的第一电极（13）连接，第三金属层（43）与第三金属柱（23）和芯片（12）的第二电极（14）连接，第四金属层（44）与第四金属柱（24）连接；在所述第一金属层（41）、第二金属层（42）、第三金属层（43）和第四金属层（44）上分别设置第一凸点下金属层（51）、第二凸点下金属层（52）、第三凸点下金属层（53）和第四凸点下金属层（54），第一凸点下金属层（51）、第二凸点下金属层（52）、第三凸点下金属层（53）和第四凸点下金属层（54）的外表面露出绝缘层（3）的外表面，在第一凸点下金属层（51）、第二凸点下金属层（52）、第三凸点下金属层（53）和第四凸点下金属层（54）的外表面分别设置焊球（6）。
2.如权利要求1所述的集成无源电容扇出型晶圆级封装结构，其特征是：所述第一金属柱（21）和第二金属柱（22）之间填充塑封材料；所述第三金属柱（23）和第四金属柱（24）之间填充塑封材料。
3.如权利要求1所述的集成无源电容扇出型晶圆级封装结构，其特征是：所述第一金属层（41）、第二金属层（42）、第三金属层（43）和第四金属层（44）相互之间通过绝缘层（3）实现绝缘。
4.一种集成无源电容扇出型晶圆级封装结构的制作方法，其特征是，包括以下步骤：
（1）将芯片（12）扇出型封装于塑封体（11）中，得到扇出型封装体（1），芯片（12）的正面与塑封体（11）的正面平齐；
（2）在塑封体（11）上开两组电容槽，两组槽分别位于芯片（12）的两侧，每组电容槽为两个槽体，槽体之间以塑封材料隔开；
（3）在上述电容槽中填充金属，分别得到第一金属柱（21）、第二金属柱（22）、第三金属柱（23）和第四金属柱（24）；
（4）在塑封体（11）的正面涂覆绝缘材料，形成绝缘层；对绝缘层刻蚀出图形开口，露出第一金属柱（21）、第二金属柱（22）、第三金属柱（23）、第四金属柱（24）、第一电极（13）和第二电极（14）的表面；
（5）在上述绝缘层表面电镀金属，形成金属层，金属层连接第一金属柱（21）、第二金属柱（22）、第三金属柱（23）、第四金属柱（24）、第一电极（13）和第二电极（14）；
（6）对上述金属层刻蚀出图形开口，得到相互绝缘的第一金属层（41）、第二金属层（42）、第三金属层（43）和第四金属层（44）；
（7）在上述金属层的表面涂覆绝缘材料，在得到的绝缘材料上刻蚀出四个窗口，分别露出第一金属层（41）、第二金属层（42）、第三金属层（43）和第四金属层（44）的表面；
（8）在上述窗口中电镀金属，分别得到第一凸点下金属层（51）、第二凸点下金属层（52）、第三凸点下金属层（53）和第四凸点下金属层（54）；在第一凸点下金属层（51）、第二凸点下金属层（52）、第三凸点下金属层（53）和第四凸点下金属层（54）表面植球，得到焊球（6）。
CN201410172529.1A 2014-04-26 2014-04-26 集成无源电容扇出型晶圆级封装结构及制作方法 Active CN103972217B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410172529.1A CN103972217B (zh) 2014-04-26 2014-04-26 集成无源电容扇出型晶圆级封装结构及制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410172529.1A CN103972217B (zh) 2014-04-26 2014-04-26 集成无源电容扇出型晶圆级封装结构及制作方法

Publications (2)

Publication Number Publication Date
CN103972217A true CN103972217A (zh) 2014-08-06
CN103972217B CN103972217B (zh) 2016-08-24

Family

ID=51241542

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410172529.1A Active CN103972217B (zh) 2014-04-26 2014-04-26 集成无源电容扇出型晶圆级封装结构及制作方法

Country Status (1)

Country Link
CN (1) CN103972217B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108336069A (zh) * 2017-01-17 2018-07-27 日月光半导体制造股份有限公司 电子模块及半导体封装装置
CN108962870A (zh) * 2014-09-19 2018-12-07 英特尔公司 对嵌入管芯封装使用abf gc腔的翘曲控制
CN109786347A (zh) * 2018-12-20 2019-05-21 华进半导体封装先导技术研发中心有限公司 芯片的扇出型封装结构和封装方法
US10461044B2 (en) 2017-03-10 2019-10-29 Samsung Electronics Co., Ltd. Wafer level fan-out package and method of manufacturing the same
CN113659053A (zh) * 2021-09-07 2021-11-16 中山市木林森电子有限公司 一种csp灯珠封装结构及其制作工艺

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080203526A1 (en) * 2007-02-26 2008-08-28 Casio Computer Co., Ltd. Semiconductor device equipped with thin-film circuit elements
CN102163603A (zh) * 2011-01-30 2011-08-24 南通富士通微电子股份有限公司 ***级扇出晶圆封装结构
US20120025348A1 (en) * 2010-07-27 2012-02-02 Stmicroelectronics (Grenoble) Sas Semiconductor device comprising a passive component of capacitors and process for fabrication
CN103745958A (zh) * 2013-12-05 2014-04-23 南通富士通微电子股份有限公司 封装结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080203526A1 (en) * 2007-02-26 2008-08-28 Casio Computer Co., Ltd. Semiconductor device equipped with thin-film circuit elements
US20120025348A1 (en) * 2010-07-27 2012-02-02 Stmicroelectronics (Grenoble) Sas Semiconductor device comprising a passive component of capacitors and process for fabrication
CN102163603A (zh) * 2011-01-30 2011-08-24 南通富士通微电子股份有限公司 ***级扇出晶圆封装结构
CN103745958A (zh) * 2013-12-05 2014-04-23 南通富士通微电子股份有限公司 封装结构

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108962870A (zh) * 2014-09-19 2018-12-07 英特尔公司 对嵌入管芯封装使用abf gc腔的翘曲控制
US12009318B2 (en) 2014-09-19 2024-06-11 Intel Corporation Control of warpage using ABF GC cavity for embedded die package
CN108336069A (zh) * 2017-01-17 2018-07-27 日月光半导体制造股份有限公司 电子模块及半导体封装装置
US10461044B2 (en) 2017-03-10 2019-10-29 Samsung Electronics Co., Ltd. Wafer level fan-out package and method of manufacturing the same
US10580742B2 (en) 2017-03-10 2020-03-03 Samsung Electronics Co., Ltd. Wafer level fan-out package and method of manufacturing the same
CN109786347A (zh) * 2018-12-20 2019-05-21 华进半导体封装先导技术研发中心有限公司 芯片的扇出型封装结构和封装方法
WO2020125155A1 (zh) * 2018-12-20 2020-06-25 华进半导体封装先导技术研发中心有限公司 芯片的扇出型封装结构和封装方法
CN113659053A (zh) * 2021-09-07 2021-11-16 中山市木林森电子有限公司 一种csp灯珠封装结构及其制作工艺
CN113659053B (zh) * 2021-09-07 2024-02-27 中山市木林森电子有限公司 一种csp灯珠封装结构及其制作工艺

Also Published As

Publication number Publication date
CN103972217B (zh) 2016-08-24

Similar Documents

Publication Publication Date Title
US10008318B2 (en) System and method for integrated inductor
CN101483149B (zh) 一种硅通孔互连结构的制备方法
TWI508199B (zh) 半導體元件以及提供具有內部聚合物核心的ｚ互連傳導柱的方法
CN109427759A (zh) 一种芯片封装结构及其制作方法、电子设备
US20100225436A1 (en) Microfabricated inductors with through-wafer vias
US20130187255A1 (en) Power inductors in silicon
CN103972217B (zh) 集成无源电容扇出型晶圆级封装结构及制作方法
CN207852888U (zh) 具有天线组件的半导体封装结构
US10475718B2 (en) Semiconductor device package comprising a dielectric layer with built-in inductor
US20150001727A1 (en) Embedded package structure and method for manufacturing thereof
CN103943614A (zh) 集成无源器件扇出型晶圆级封装三维堆叠结构及制作方法
US20170154722A1 (en) Coupling inductors in an ic device using interconnecting elements with solder caps and resulting devices
CN207852654U (zh) 具有天线组件的半导体封装结构
CN104396008A (zh) 半导体封装衬底、使用半导体封装衬底的封装***及用于制造封装***的方法
CN112713098A (zh) 天线封装结构及封装方法
CN112713097A (zh) 天线封装结构及封装方法
CN103972218B (zh) 集成无源器件扇出型晶圆级封装结构及制作方法
CN115020373B (zh) 一种扇出型封装结构及其制造方法
CN107622981B (zh) 电子封装件及其制法
CN109817530A (zh) 封装组件制造方法
CN101783331A (zh) ***级封装结构及封装方法
CN210692485U (zh) 天线封装结构
CN210692484U (zh) 天线封装结构
CN211088260U (zh) 天线的封装结构
CN106653728A (zh) 集成电感结构及制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
EE01 Entry into force of recordation of patent licensing contract
EE01 Entry into force of recordation of patent licensing contract

Application publication date: 20140806

Assignee: Huajin semiconductor (Jiashan) Co.,Ltd.

Assignor: National Center for Advanced Packaging Co.,Ltd.

Contract record no.: X2021980017402

Denomination of invention: Integrated passive capacitor fan out wafer level packaging structure and manufacturing method

Granted publication date: 20160824

License type: Exclusive License

Record date: 20220111