CN104268042A - 一种服务器内存信号检测的设计方法 - Google Patents
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Abstract
本发明提供一种服务器内存信号检测的设计方法,涉及计算机通信领域,将待测主板满配无质量的问题内存条,内存条选为主板所能支持的最大频率与容量。将主板上内存电源VDD的供电芯片,通过I2C总线与CPU相连。***开机后,CPU通过I2C总线设定初始内存电源VDD电压值。将主板上满配***的每个内存条,通过SMBUS总线与CPU相连,***开机后,CPU作为内存信号的主控端,采用不同的数据发包模式,进入信号连通性测试与信号间的码间干扰测试,采用写入与读出数据对比的方式。调整内存的供电电压与内存频率,***下进行持续的写入、读出内存随机数据的操作,得出***的电压波动中数据读写稳定性与***的针对不同内存频率的数据读写稳定性。
Description
技术领域
本发明涉及计算机通信领域,具体是利用一种服务器内存信号检测的设计方法,来解决当前在服务器主板内存信号检测过程中,单一依靠人工操作应用软件实现内存试用的检测方式,无法检测出内存信号设计的薄弱环节的问题。
背景技术
当今的服务器内存条的使用种类及数量越来越多,目前常见的服务器单板的内存条数量为6-48条不等,主板上对应放置6-48条内存插槽,同时240个内存必须信号需要同等传递到所有的内存槽上。目前对于内存高速信号走线设计,服务器主板内存高速信号的layout走线需要经过严格仿真,同时依靠设计人员对于高速信号的检查经验,防止跨参考层、信号抖动等影响信号质量。主板上的内存信号质量的稳定影响服务器***的稳定性,内存作为***运算的必要条件与基础,内存信号的不稳定甚至可能造成服务器***无法正常工作,运算数据的丢失;为了保证当前的服务器主板内存***信号稳定性,服务器内存信号的检测环节需要经过严格的检测验证,尤其是主板的设计之初,内存信号的可靠检测对于服务器***整体设计质量的稳定起着至关重要的作用。
当前对服务器主板的内存信号设计质量的检测,逐渐成为影响服务器信号质量安全的关键因素。当前的通常做法是依靠检测人员反复针对内存条的操作试用,给内存实现一定的读写数据,实现对主板内存信号设计质量检查,由于该方式存在片面因素,很大程度上依靠软件对于内存数据的读写吞吐水平,内存物理区域的覆盖率无法得到保证,无法实现真正全面的内存质量控制。这种单一依靠人工操作应用软件实现内存试用的检测方式,无法检测出内存信号设计的薄弱环节,更无法模拟实际用户环境下的复杂使用条件,内存信号的质量没有充足的设计裕量检测作为前提保证,无法实现服务器***的内存信号质量安全需求;由于需要人工实时跟进测试,人力成本耗费较高;随着对服务器***质量安全要求不断增加,为了保证服务器***的内存信号稳定运行,在实际主板的内存信号检测操作过程中,如何实现服务器主板内存信号检测的高效、可靠设计尤为重要,并成为决定服务器质量稳定的关键要素之一。
发明内容
针对当前服务器主板内存检测过程中遇到的上述问题,结合信号眼图等关键电气因素,通过深入分析,我们总结了一种服务器内存信号检测设计方法。
本发明是以信号眼图理论支撑点,具体是利用一种服务器内存信号检测设计方法,来解决当前在服务器主板内存信号检测过程中,单一依靠人工操作应用软件实现内存试用的检测方式,无法检测出内存信号设计的薄弱环节的问题。本方法保证了服务器主板内存检测的智能化与批量化,实现服务器主板内存检测的可靠性、安全性设计,对于服务器主板的内存信号质量可靠性设计具有重要意义,具体发明内容可以分为如下几个方面:
1、①将待测主板满配无质量的问题内存条,内存条选为主板所能支持的最大频率与容量。
②将主板上内存电源VDD的供电芯片,通过I2C总线与CPU相连,CPU可通过I2C总线控制内存电压的高低变化。***开机后,CPU通过I2C总线设定初始内存电源VDD电压值。
③将主板上满配***的每个内存条,通过SMBUS总线与CPU相连,***开机后,CPU通过SMBUS总线获取内存的容量、电压预定值、读写时间等关键信息,作为内存信号检测的前提。
④***开机后,CPU作为内存信号的主控端,采用不同的数据发包模式,进入信号连通性测试与信号间的码间干扰测试,采用写入与读出数据对比的方式,确认测试的一致有效性。
⑤调整内存的供电电压与内存频率,***下进行持续的写入、读出内存随机数据的操作,得出***的电压波动中数据读写稳定性与***的针对不同内存频率的数据读写稳定性。
2、将待测主板满配无质量的问题内存条,内存条选为主板所能支持的最大频率与容量,满配前确认无质量的问题内存条,需要经过DOS***,针对每一个内存物理单元的读写测试,帅选出全部读写数据一致的内存条,即作为主板内存信号测试使用;选择最大支持的内存频率,可以通过信号的走线高速仿真数据获取,通常选为2133MHZ。
3、所述的将主板上内存电源VDD的供电芯片,通过I2C总线与CPU相连,CPU可通过I2C总线控制内存电压的高低变化,CPU将内存电压波动区间进行128级细分,由CPU根据测试需要发出具体的波动细分值。***开机后,CPU通过I2C总线设定初始内存电源VDD电压值1.5伏。
4、所述的将主板上满配***的每个内存条,通过SMBUS总线与CPU相连,由于每个内存条与同一组SMBUS总线连接,为区分不同的地址,在CPU与内存条之间加入具有不同地址SMBUS总线地址缓冲器,进而区分内存的不同物理位置,***开机后,CPU通过SMBUS总线直接读取内存条上SPD EEPROM内容信息,获取内存的容量、电压预定值、读写时间等关键信息,作为内存信号检测的前提。
5、所述的***开机后,CPU作为内存信号的主控端,采用不同的数据发包模式,进入信号连通性测试与信号间的码间干扰测试,采用写入与读出数据对比的方式,确认测试的一致有效性。信号连通性测试即顺序将固定0、1间隔的16位二进制数据写入每个内存的物理地址,写入完成后顺序依次读出数据,比对两者结果是否一致,如果出现偏差,标明内存读写路径存在异常。为测试信号间的码间干扰,采用连续0、中间单个1的16位二进制据写入内存物理单元中,测试数据突然出现高位,信号线需要充电时的总线质量,立即读出数据进行比较确认;采用连续1、中间单个0的16位二进制据写入内存物理单元中,测试数据突然出现低位,信号线需要放电时的总线质量,立即读出数据进行比较确认。
6、所述的调整内存的供电电压与内存频率,***下进行持续的写入、读出内存随机数据的操作,得出***的电压波动中数据读写稳定性与***的针对不同内存频率的数据读写稳定性,CPU控制主板上内存电源VDD的供电芯片上调或下调电压,模拟***在电压不稳定的环境工作,***下进行持续的写入、读出内存随机数据的操作,得出***的电压波动中数据读写稳定性;随机调整内存工作频率,使内存频率在一段时间内经历由低到高、由高到低的变化,在此期间,***下进行持续的写入、读出内存随机数据的操作,得出***的针对不同内存频率的数据读写稳定性。
本方法保证了服务器主板内存检测的智能化与批量化,实现服务器主板内存检测的可靠性、安全性设计,对于服务器主板的内存信号质量可靠性设计具有重要意义。
附图说明
附图1是本发明的实施流程图。
具体实施方式
下面对本发明的内容进行更加详细的阐述:
①采用全覆盖的内存物理地址区域读写测试,选取无质量问题的内存条,将待测主板满配选定的无质量问题内存条,内存频率选为2133MHZ。
②将主板上内存电源VDD的供电芯片,通过I2C总线与CPU相连。***开机后,CPU通过I2C总线设定初始内存电源VDD电压值为1.5伏。
③将主板上满配***的每个内存条,通过SMBUS总线与CPU相连,***开机后,CPU通过SMBUS总线读取内存条的SPD EEPROM信息,获取内存的容量、电压预定值、读写时间等关键信息。
④***开机后,CPU作为内存信号的主控端,采用不同的数据发包模式,进行信号连通性测试与信号间的码间干扰测试。
⑤变换内存工作条件,调整内存的供电电压与内存频率,***下进行持续的写入、读出内存随机数据的操作,得出***的电压波动中数据读写稳定性与***的针对不同内存频率的数据读写稳定性。
经过上面详细的实施,我们可以很方便的实现服务器主板内存信号的质量检测,不仅达到了可靠性要求,而且实现低成本要求,实现服务器主板内存信号质量的可靠性、稳定性。
Claims (6)
1.一种服务器内存信号检测的设计方法,其特征在于分为如下几个方面:
①将待测主板满配无质量的问题内存条,内存条选为主板所能支持的最大频率与容量;
②将主板上内存电源VDD的供电芯片,通过I2C总线与CPU相连,CPU可通过I2C总线控制内存电压的高低变化;***开机后,CPU通过I2C总线设定初始内存电源VDD电压值;
③将主板上满配***的每个内存条,通过SMBUS总线与CPU相连,***开机后,CPU通过SMBUS总线获取内存的容量、电压预定值、读写时间等关键信息,作为内存信号检测的前提;
④***开机后,CPU作为内存信号的主控端,采用不同的数据发包模式,进入信号连通性测试与信号间的码间干扰测试,采用写入与读出数据对比的方式,确认测试的一致有效性;
⑤调整内存的供电电压与内存频率,***下进行持续的写入、读出内存随机数据的操作,得出***的电压波动中数据读写稳定性与***的针对不同内存频率的数据读写稳定性。
2.根据权利要求1所述的方法,其特征在于将待测主板满配无质量的问题内存条,内存条选为主板所能支持的最大频率与容量,满配前确认无质量的问题内存条,需要经过DOS***,针对每一个内存物理单元的读写测试,帅选出全部读写数据一致的内存条,即作为主板内存信号测试使用;选择最大支持的内存频率,可以通过信号的走线高速仿真数据获取,通常选为2133MHZ。
3.根据权利要求1所述的方法,其特征在于将主板上内存电源VDD的供电芯片,通过I2C总线与CPU相连,CPU可通过I2C总线控制内存电压的高低变化,CPU将内存电压波动区间进行128级细分,由CPU根据测试需要发出具体的波动细分值;***开机后,CPU通过I2C总线设定初始内存电源VDD电压值1.5伏。
4.根据权利要求1所述的方法,其特征在于将主板上满配***的每个内存条,通过SMBUS总线与CPU相连,由于每个内存条与同一组SMBUS总线连接,为区分不同的地址,在CPU与内存条之间加入具有不同地址SMBUS总线地址缓冲器,进而区分内存的不同物理位置,***开机后,CPU通过SMBUS总线直接读取内存条上SPD EEPROM内容信息,获取内存的容量、电压预定值、读写时间等关键信息,作为内存信号检测的前提。
5.根据权利要求1所述的方法,其特征在于***开机后,CPU作为内存信号的主控端,采用不同的数据发包模式,进入信号连通性测试与信号间的码间干扰测试,采用写入与读出数据对比的方式,确认测试的一致有效性;信号连通性测试即顺序将固定0、1间隔的16位二进制数据写入每个内存的物理地址,写入完成后顺序依次读出数据,比对两者结果是否一致,如果出现偏差,标明内存读写路径存在异常;为测试信号间的码间干扰,采用连续0、中间单个1的16位二进制据写入内存物理单元中,测试数据突然出现高位,信号线需要充电时的总线质量,立即读出数据进行比较确认;采用连续1、中间单个0的16位二进制据写入内存物理单元中,测试数据突然出现低位,信号线需要放电时的总线质量,立即读出数据进行比较确认。
6.根据权利要求1所述的方法,其特征在于调整内存的供电电压与内存频率,***下进行持续的写入、读出内存随机数据的操作,得出***的电压波动中数据读写稳定性与***的针对不同内存频率的数据读写稳定性,CPU控制主板上内存电源VDD的供电芯片上调或下调电压,模拟***在电压不稳定的环境工作,***下进行持续的写入、读出内存随机数据的操作,得出***的电压波动中数据读写稳定性;随机调整内存工作频率,使内存频率在一段时间内经历由低到高、由高到低的变化,在此期间,***下进行持续的写入、读出内存随机数据的操作,得出***的针对不同内存频率的数据读写稳定性。
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