CN104253103A - 交错管脚的引线框架结构以及半导体器件制造方法 - Google Patents

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Abstract

本发明提供了交错管脚的引线框架结构以及半导体器件制造方法，引线框架结构形成于一基材上，包括：若干芯片单元，每个芯片单元包括至少一芯片台，所述芯片台的周围通过若干内引线脚向外引出若干外管脚，相邻的所述芯片台的外管脚区域重叠；半导体器件制造方法包括将硅晶片粘合在如上述的交错管脚的引线框架结构的芯片台上；将硅晶片中各个焊盘与引线框架中的内引线脚耦合；采用树脂模封成型；存放在高温环境中进行老化；切除溢流连筋；进行并行测试；以及切割为半导体器件，本发明在框架的设计中引入了交错管脚形式，缩小并列两粒芯片台间外管脚所占空间，使得并列两粒芯片的外管脚区域重叠，并且增加外框架连筋，并且能够实现并行电性能测试。

Description

交错管脚的引线框架结构以及半导体器件制造方法
技术领域
本发明涉及引线框架结构，特别是一种合理使用基材的面积，提升有效芯片区域相对于整条引线框架所占的比例的交错管脚的引线框架结构以及使用该结构的半导体器件制造方法。
背景技术
在芯片制成过程中，传统的芯片封装在基材100上形成矩阵排列的多个芯片单元10。以下以一种阵列排列的芯片封装为例：图1示出现有技术的芯片封装的基材示意图。如图1所示，传统的芯片封装采用5x3x8阵列，在基材100上共形成120个芯片单元10，即在57mmx215.7mm的基材上集成120粒产品的引线框架。
图2示出现有技术的芯片封装的基材中芯片单元的结构示意图。如图2所示，芯片单元10包括一芯片台1；若干分布在芯片台1上端和下端的内引线脚2；通过内引线脚2向外引出的外管脚3；连接芯片台1的腰部和外引线框架的拉结筋4；以及若干连接在外管脚3之间的防止树脂溢流的溢流连筋5。芯片单元10之间的行中心距h1为9.3mm。每个芯片单元10占据原材料的面积为104mm2。
图3示出现有技术的芯片封装的基材中芯片单元之间的管脚分布示意图。芯片单元1的周围通过内引线脚2向外引出外管脚3。相邻的芯片单元1之间，一个芯片单元1的外管脚3与另一个芯片单元1的外管脚3之间保留间隙，不相互重叠。每一个芯片单元1的外管脚3独立占据一定的原材料面积。
所以，基于传统的5x3x8阵列芯片封装引线框架的封装工艺，具有以下局限性：
（1）有效芯片区相对于整条引线框架所占的比例太低（仅占总面积的55.7%）。其他部分都作为边角料，最终被丢弃。这就直接导致了引线框架材料的浪费。
（2）对于基于整片框架作为最小操作单元的工艺流程（如模封等）来说，由于一次有效工作的产品数仅为120粒，这就在很大程度上影响了相应工位的工作效率。
（3）由于芯片台和管脚在最终成型分离之前都是连接在一起的，所以很难实现基于框架的并行在线测试。
有鉴于此，发明人提供了一种交错管脚的引线框架结构，更合理使用基材的面积，提升有效芯片区域相对于整条引线框架所占的比例。
发明内容
针对现有技术中的缺陷，本发明提供了交错管脚的引线框架结构以及半导体器件制造方法，克服了现有技术的困难，在框架的设计中引入了交错管脚形式，缩小并列两粒芯片台间外管脚所占空间，使得并列两粒芯片的外管脚区域重叠，并且增加外框架连筋，防止切完溢流连筋后，框架中的半成品会散落下来，还能够实现并行电性能测试。
根据本发明的一个方面，提供一种交错管脚的引线框架结构，形成于一基材上，包括：若干芯片单元，每个芯片单元包括至少一芯片台，所述芯片台的周围通过若干内引线脚向外引出若干外管脚，相邻的所述芯片台的外管脚区域重叠。
优选地，相邻的所述芯片台的外管脚分别相互交错排列。
优选地，相邻的所述外管脚之间的距离大于所述外管脚的宽度。
优选地，所述外管脚之间通过工艺孔分隔。
优选地，还包括外框架连筋，设置在相邻的芯片单元之间，分隔芯片单元。
优选地，还包括拉结筋，所述拉结筋向所述芯片台伸展，且不接触所述芯片台。
优选地，所述内引线脚分布在所述芯片单元的上端和下端。
优选地，所述芯片单元的上端和下端分别设有四根内引线脚。
优选地，每个所述内引线脚通过至少一个所述外管脚连接外引线框架。
优选地，所述芯片单元与外引线框架之间没有电连接。
优选地，相邻的所述芯片单元之间的行中心距为6.1mm。
优选地，每个所述芯片单元的芯片台的面积为52mm2。
优选地，每一列上排列12个芯片单元。
优选地，所述外管脚之间设有若干溢流连筋。
优选地，所述溢流连筋与所述外管脚相互垂直。
根据本发明的另一个方面，还提供一种半导体器件制造方法，包括以下步骤：
将硅晶片粘合在如上述的交错管脚的引线框架结构的芯片台上；
将硅晶片中各个焊盘与引线框架中的内引线脚耦合；
采用树脂模封成型；
存放在高温环境中进行老化；
切除溢流连筋；
进行并行测试；以及
切割为半导体器件。
与现有技术相比，由于使用了以上技术，本发明的交错管脚的引线框架结构以及半导体器件制造方法在框架的设计中引入了交错管脚形式，缩小并列两粒芯片台间外管脚所占空间，使得并列两粒芯片的外管脚区域重叠，并且增加外框架连筋，防止切完溢流连筋后，框架中的半成品会散落下来，还能够实现并行电性能测试。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1示出现有技术的芯片封装的基材示意图；
图2示出现有技术的芯片封装的基材中芯片单元的结构示意图；
图3示出现有技术的芯片封装的基材中芯片单元之间的管脚分布示意图；
图4示出根据本发明的一个具体实施方式的，采用本发明的交错管脚的引线框架的基材的局部结构示意图；
图5示出根据本发明的一个具体实施方式的，本发明的交错管脚的引线框架结构的示意图；
图6示出根据本发明的一个具体实施方式的，本发明的交错管脚的引线框架结构的芯片单元之间的管脚分布示意图；以及
图7示出根据本发明的一个具体实施方式的，本发明的半导体器件制造方法的流程图。
附图标记
100    基材
1      芯片台
2      内引线脚
3      外管脚
4      拉结筋
5      溢流连筋
10     芯片单元
h1     芯片之间的中心距
11     芯片台
12     内引线脚
13     外管脚
14     拉结筋
15     溢流连筋
16     外框架连筋
20     芯片单元
21     芯片台
22     内引线脚
23     外管脚
h2     芯片之间的中心距
具体实施方式
本领域技术人员理解，本领域技术人员结合现有技术以及上述实施例可以实现变化例，在此不予赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。
第一实施例
图4示出根据本发明的一个具体实施方式的，采用本发明的交错管脚的引线框架的基材的局部结构示意图。如图4所示，本发明的交错管脚的引线框架结构，形成于一基材100上，包括：若干近似矩阵排列的芯片单元20。每一列上排列12个芯片单元20，但不以此为限。与现有技术中的5x3x8阵列的引线框架相比，本发明为了最大限度的减少单片框架的宽度，在框架的设计中引入了交错管脚形式。
图5示出根据本发明的一个具体实施方式的，本发明的交错管脚的引线框架结构的示意图。如图5所示，每个芯片单元20包括至少一芯片台11，芯片台11的周围通过若干内引线脚12向外引出若干外管脚13，相邻的芯片台11的外管脚13区域重叠。相邻的所述外管脚13之间的距离大于所述外管脚13的宽度。相邻的芯片台11的外管脚13分别相互交错排列。外管脚13之间通过工艺孔分隔。外框架连筋16设置在相邻的芯片单元20之间，分隔芯片单元20。外管脚13之间设有若干溢流连筋15。溢流连筋15与外管脚13相互垂直。
内引线脚12分布在芯片单元20的上端和下端。芯片单元20的上端和下端分别设有四根内引线脚12，但不以此为限。每个内引线脚12通过至少一个外管脚13连接外引线框架。
由于与现有技术相比，本发明中的交错管脚式的12排引线框架设计了分离式的拉结筋14，拉结筋14向芯片台11伸展，且不接触芯片台11，使得芯片单元20与外引线框架之间没有电连接。芯片单元20的两侧分别设有一拉结筋14。
所以，可以进行实现并行测试。由于并行测试显著的成本优势与效率优势，使得其成为取代传统的串式电性能测试的新一代测试方式。具体来说，为了实现并行测试，首要的条件就是半成品在经过切溢流连筋工艺后，芯片台和外引线框架（即芯片单元被切割后的剩余框架）不能有电性能连接，所以，为了使其具有并行测试的功能，基于交错管脚式的12排引线框架设计了分离拉结筋14。
图6示出根据本发明的一个具体实施方式的，本发明的交错管脚的引线框架结构的芯片单元之间的管脚分布示意图。如图6所示，一个芯片单元中的芯片台11的上部通过四根内引线脚12向外引出四根外管脚13。与之相邻的另一个芯片单元中的芯片台21的下部通过四根内引线脚22向外引出四根外管脚23。芯片台11的外管脚13与芯片台21的外管脚23相互交错，在一个区域中重叠。这种方式，充分使用了芯片台11的外管脚13之间的空隙区域来布设另一个芯片台21的外管脚23，大大减小了外管脚占用基材（参见附图4中的附图标记100）的面积。通过这种结构芯片单元之间的距离以及芯片单元的面积大大缩小。相邻的芯片单元之间的行中心距h2为6.1mm，但不以此为限。每个芯片单元的芯片台11的面积为52mm2，但不以此为限。
本发明缩小并列两粒芯片台间外管脚所占空间，使得并列两粒芯片的外管脚区域重叠。并且可以通过调整芯片台位置，使其中心始终与模封体的物理中心重合。本发明增加外框架连筋，防止切完溢流连筋后，框架中的半成品会散落下来，不利于其后并行电性能测试。
本发明优化框架设计，提高材料利用率，降低生产成本，提高引线框架的利用率。基于交错管脚式的12排引线框架通过减少两粒芯片单元之间的行中心距（从传统的9.3毫米降低到6.1毫米）和提高有效芯片区集成度的方法，在保证引线框架整体宽度没有明显变化的基础上降低了单位芯片区域所占的原材料面积：从传统的104mm2/粒降低到52mm2/粒（如图4所示）。这使得基于交错管脚式的12排引线框架的利用率是传统框架的2倍以上，仅在框架这一项就降低了50%生产成本。
本发明提高了模封材料利用率。相对于背景技术中的引线框架，基于交错管脚式的12排引线框架模封材料使用量至少减少了50%。本发明提高生产效率，降低人工成本。由于采用了超高密度的引线框架，使得关键工位，如模封、切筋、测试、打印、成型的生产效率提高了260%。从而使得要获得相应的产能只需要不到原来1/3的机器，大大节约了人工成本。而且，本发明适用于更高效率并行测试，提高产品合格率。
本发明由于在设计之初就考虑了并行测试的可能性，引入了分离拉结筋设计，使得产品具备了直接应用更高效率并行测试的能力，并且向较于目前通行的128粒并行测试，144粒并行测试更是提高了12.5%的测试能力。基于交错管脚式的12排引线框架是新一代高效的封装测试流程，本发明能有效的提高封装测试效率及质量，节约生产成本。
图7示出根据本发明的一个具体实施方式的，本发明的半导体器件制造方法的流程图。如图7所示，本发明的一种半导体器件制造方法，包括以下步骤：
步骤S101：将硅晶片粘合在如上述的交错管脚的引线框架结构的芯片台上。
步骤S102：将硅晶片中各个焊盘与引线框架中的内引线脚耦合。
步骤S103：采用树脂模封成型。
步骤S104：存放在高温环境中进行老化。
步骤S105：切除溢流连筋。
步骤S106：进行并行测试。
步骤S107：切割为半导体器件。
综上可知，本发明的交错管脚的引线框架结构以及半导体器件制造方法在框架的设计中引入了交错管脚形式，缩小并列两粒芯片台间外管脚所占空间，使得并列两粒芯片的外管脚区域重叠，并且增加外框架连筋，防止切完溢流连筋后，框架中的半成品会散落下来，还能够实现并行电性能测试。
以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变形或修改，这并不影响本发明的实质内容。

Claims (16)

1.一种交错管脚的引线框架结构，形成于一基材（100）上，包括：若干芯片单元（20），每个芯片单元（20）包括至少一芯片台（11），所述芯片台（11）的周围通过若干内引线脚（12）向外引出若干外管脚（13），其特征在于：相邻的所述芯片台（11）的外管脚（13）区域重叠。
2.如权利要求1所述的一种交错管脚的引线框架结构，其特征在于：相邻的所述芯片台（11）的外管脚（13）分别相互交错排列。
3.如权利要求2所述的引线框架结构，其特征在于：相邻的所述外管脚（13）之间的距离大于所述外管脚（13）的宽度。
4.如权利要求3所述的引线框架结构，其特征在于：所述外管脚（13）之间通过工艺孔分隔。
5.如权利要求4所述的引线框架结构，其特征在于：还包括外框架连筋（16），设置在相邻的芯片单元（20）之间，分隔芯片单元（20）。
6.如权利要求5所述的引线框架结构，其特征在于：还包括拉结筋（14），所述拉结筋（14）向所述芯片台（11）伸展，且不接触所述芯片台（11）。
7.如权利要求6所述的引线框架结构，其特征在于：所述内引线脚（12）分布在所述芯片单元（20）的上端和下端。
8.如权利要求7所述的引线框架结构，其特征在于：所述芯片单元（20）的上端和下端分别设有四根内引线脚（12）。
9.如权利要求8所述的引线框架结构，其特征在于：每个所述内引线脚（12）通过至少一个所述外管脚（13）连接外引线框架。
10.如权利要求9所述的引线框架结构，其特征在于：所述芯片单元（20）与外引线框架之间没有电连接。
11.如权利要求10所述的引线框架结构，其特征在于：相邻的所述芯片单元之间的行中心距为6.1mm。
12.如权利要求11所述的引线框架结构，其特征在于：每个所述芯片单元的芯片台（11）的面积为52 mm2。
13.如权利要求12所述的引线框架结构，其特征在于：每一列上排列12个芯片单元（20）。
14.如权利要求13所述的引线框架结构，其特征在于：所述外管脚（13）之间设有若干溢流连筋（15）。
15.如权利要求14所述的引线框架结构，其特征在于：所述溢流连筋（15）与所述外管脚（13）相互垂直。
16.一种半导体器件制造方法，其特征在于，包括以下步骤：
将硅晶片粘合在如权利要求1至15中任意一项所述的引线框架结构的芯片台上；
将硅晶片中各个焊盘与引线框架中的内引线脚耦合；
采用树脂模封成型；
存放在高温环境中进行老化；
切除溢流连筋；
进行并行测试；以及
切割为半导体器件。
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