CN104242646B - 高频dc‑dc降压拓扑和集成芯片以及相关*** - Google Patents

高频dc‑dc降压拓扑和集成芯片以及相关*** Download PDF

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Abstract

本申请公开了一种高频DC‑DC降压拓扑及其集成芯片，本申请公开的所述高频DC‑DC降压拓扑中设置有所述第一MOS管和所述谐振电感，使得所述高频DC‑DC降压拓扑中的第二MOS管与第三MOS管实现了零电压导通，即本申请提供的所述高频DC‑DC降压拓扑中的开关管全部实现了软开关控制，因此本申请提供的高频DC‑DC降压拓扑明显降低了在甚高频状态下工作时的能量损耗。

Description

高频DC-DC降压拓扑和集成芯片以及相关***
技术领域
本申请涉及电源管理***以及无线通信***中的包络跟随电源***技术领域，更具体地说，涉及一种高频DC-DC降压拓扑和集成芯片以及相关***片。
背景技术
电源管理***以及无线通信中的包络跟踪***中通常都包含降压模块，所述降压模块基本都采用了Buck拓扑。所述Buck拓扑结构简洁，易于集成。然而所述Buck拓扑的开关管的通断是硬开关控制方式，所以开关损耗正比于开关频率，导致当开关管的开关频率接近甚高频时，开关损耗将变得十分明显。
目前现有技术中应用的DC-DC降压产品的开关管的开关频率都在6MHz以下。然而更高的开关频率可以使功率元件(如电感)的体积更小，有利于***的小型化和集成化。同时对于包络跟踪***而言，更高的开关频率还可以降低线性级输出功率对总输出功率的比，进而提高***效率。
所以，现急需一种高频DC-DC降压拓扑，该拓扑工作在甚高频状态下时也具有较低的开关损耗。
发明内容
有鉴于此，本申请提供一种高频DC-DC降压拓扑以解决现有技术中的DC-DC降压产品在开关频率接近甚高频时会产生较高的损耗的问题。
为了实现上述目的，现提出的方案如下：
一种高频DC-DC降压拓扑，可以包括：
源极与电源Vin相连的第一MOS管和第二MOS管；
所述第一MOS管的漏极和所述第二MOS管漏极通过谐振电感相连；
第一端与所述第二MOS管的漏极相连的主功率电感；
一端与所述主功率电感第二端相连、另一端接地的负载电阻；
一端与所述主功率电感第二端相连、另一端接地的负载电容；
漏极与所述主功率电感的第一端相连、源极接地的第三MOS管；
其中所述第二MOS管与所述谐振电感的公共端作为第一节点SW。
优选的，上述高频DC-DC降压拓扑中，所述第一至第三MOS管可以包括：
所述第一MOS管和第二MOS管为PMOS管，所述第三MOS管为NMOS管。
优选的，上述高频DC-DC降压拓扑中，所述第一至第三MOS管还可以包括：
以所述第一至第三MOS管的栅极作为控制端，分别获取第一至第三时钟信号。
优选的，上述高频DC-DC降压拓扑中，还可以包括：
控制器，所述控制器的第一至第三输出端分别与所述第一至第三MOS管的控制端相连，用于输出第一至第三时钟信号，分别控制所述第一至第三MOS管的通断。
优选的，上述高频DC-DC降压拓扑中，谐振电感与所述负载电容可以包括：
所述谐振电感与所述负载电容相匹配，使得Vsw(ω)＝Vin(ω)。
优选的，上述高频DC-DC降压拓扑中，所述高频DC-DC降压拓扑工作在五种工作模态，所述五种工作阶段，包括：
第一工作阶段：第一MOS管导通，第二MOS管、第三MOS管关断；
第二工作阶段：第一MOS管关断，第二MOS管导通，第三MOS管关断；
第三工作阶段：第一至第三MOS管关断；
第四工作阶段：所述第三MOS管导通，第一MOS管、第二MOS管关断；
第五工作阶段：第一至第三MOS管关断。
一种高频DC-DC降压集成芯片，所述集成芯片具有高频DC-DC降压拓扑，所述高频DC-DC降压拓扑包括：
源极与电源Vin相连的第一MOS管和第二MOS管；
所述第一MOS管的漏极和所述第二MOS管漏极通过谐振电感相连；
第一端与所述第二MOS管的漏极相连的主功率电感；
一端与所述主功率电感第二端相连、另一端接地的负载电阻；
一端与所述主功率电感第二端相连、另一端接地的负载电容；
漏极与所述主功率电感的第一端相连、源极接地的第三MOS管；
其中所述第二MOS管与所述谐振电感的公共端作为第一节点SW。
优选的，上述高频DC-DC降压集成芯片中，所述第一MOS管和第二MOS管为P型开关管，所述第三MOS管为N型MOS开关管。
一种电池管理***，可以包括：上述任意一项公开的高频DC-DC降压拓扑。
一种包络跟随***，可以包括：上述任意一项所述的高频DC-DC降压拓扑。
从上述的技术方案可以看出，本申请公开的所述高频DC-DC降压拓扑中设置有所述第一MOS管和所述谐振电感，使得所述高频DC-DC降压拓扑中的第二MOS管与第三MOS管实现了零电压导通，即本申请提供的所述高频DC-DC降压拓扑中的开关管全部实现了软开关控制，因此本申请提供的高频DC-DC降压拓扑明显降低了在甚高频状态下工作时的能量损耗。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本实施例提供的所述高频DC-DC降压拓扑的结构图；
图2为本申请实施例公开的所述高频DC-DC降压拓扑工作在第一工作阶段的等效电路图；
图3为本申请实施例公开的所述高频DC-DC降压拓扑工作在第二工作阶段的等效电路图；
图4为本申请实施例公开的所述高频DC-DC降压拓扑工作在第三工作阶段的等效电路图；
图5为本申请实施例公开的所述高频DC-DC降压拓扑工作在第四工作阶段的等效电路图；
图6为本申请实施例公开的所述高频DC-DC降压拓扑工作在第五工作阶段的等效电路图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
现有技术中，硬开关主要是指：开关器件在开通时，开关器件的电流上升和电压下降同时进行；关断时，电压上升和电流下降同时进行。电压、电流波形的交叠产生了开关损耗，该损耗随开关频率的提高而急速增加。
软开关主要是指：开关器件在关断过程电流先降到零，然后电压缓慢上升到断态值，所以关断损耗近似为零。由于器件关断前电流已下降到零，解决了感性关断问题。开关器件的开通过程是电压先降到零，然后电流缓慢上升到通态值，所以开通损耗近似为零，器件结电容的电压亦为零，解决了容性开通问题。
申请人经研究发现现有技术中的高频DC-DC降压产品之所以在开关频率接甚高频近会出现较高的能量损耗的原因是，所述高频DC-DC降压产品开关管的通断为硬开关，开关损耗正比于开关频率，所以当高频DC-DC降压产品开关管的开关频率达到甚高频时，开关管的损耗将不可忽略。针对于此，本申请提供了一种完全采用软开关控制的高频DC-DC降压拓扑电路。
图1为本实施例提供的所述高频DC-DC降压拓扑的结构图。
参见图1，本实施例公开的所述高频DC-DC降压拓扑包括：第一至MOS管Ms、第二MOS管Mp、第三MOS管Mn、谐振电感Ls、主功率电感Lm和负载电容Cout以及负载电阻Rout；其中，所述高频DC-DC降压拓扑的具体连接形式为：
所述第一MOS管Ms的源极和第二MOS管Mp的源极分别与电源Vin相连；
所述第一MOS管Ms的源极和所述第二MOS管Mp源极通过所述谐振电感Ls相连；
所述主功率电感Lm的第一端与所述第二MOS管Mp的漏极相连；
所述负载电阻Rout的一端与所述主功率电感Lm第二端相连、另一端接地；
所述负载电容Cout的一端与所述主功率电感Lm的第二端相连、另一端接地；
所述第三MOS管Mn的漏极与所述主功率电感Lm的第一端相连、源极接地；
其中所述第二MOS管Mp与所述谐振电感Ls的公共端作为第一节点SW。
其中所述第一MOS管Ms作为辅助开关管，所述第二MOS管Mp作为开关管，所述第三MOS管Mn作为续流管。
参见本申请上述实施例公开的技术方案，所述高频DC-DC降压拓扑中设置有所述第一MOS管和所述谐振电感，通过所述第一MOS管和所述谐振电感，使所述高频DC-DC降压拓扑中的第二MOS管与第三MOS管实现了零电压导通，即本申请提供的所述高频DC-DC降压拓扑中的开关管全部实现了软开关控制，因此即使本申请提供的高频DC-DC降压拓扑工作在甚高频状态下时，所述开关管也不会产生较高的能量损耗。
可以理解的是，本申请上述实施例中的所述三个开关管的类型可以根据用户需要进行选择，例如，本申请上述高频DC-DC降压拓扑中的所述第一MOS管Ms和第二MOS管Mp可以为PMOS管，所述第三MOS管Mn可以为NMOS管。
可以理解的是，本申请上述实施例中的所述第一至第三MOS管的栅极作为所述MOS管的控制端，分别与第一至第三时钟信号相连，所述第一至第三时钟信号分别用于控制所述第一至第三MOS管的导通状态。
可以理解的是，上述实施例中上述第一至第三时钟信号可以是通过同一控制器发出的，所述控制器的第一至第三输出端分别与所述第一至第三MOS管的栅极相连，用于分别向所述第一至第三MOS管输出第一至第三时钟信号，控制所述第一至第三MOS管的导通状态。
可选的，为了使上述实施例中的高频DC-DC降压拓扑的开关损耗降到最低，需要对所述谐振电感和负载电容的规格进行选择，以使得SW节点在电压周期性震荡时，使所述SW节点的电压稍微超出电源Vin电压，因此，所述谐振电感Ls与负载电容的Cout选取规则应满足，SW节点电压周期性震荡时，使得Vsw(ω)＝Vin(ω)。
本申请提供的所述高频DC-DC降压拓扑在工作时，可以包五个工作阶段，由上述五个工作阶段使所述高频DC-DC降压拓扑工作在一个环形控制状态，其中这五种工作状态可以包括：
图2为本申请实施例公开的所述高频DC-DC降压拓扑工作在第一工作阶段的等效电路图。
参见图2，当所述高频DC-DC降压拓扑处于第一工作阶段时：所述第一工作阶段承接于第五工作阶段，其中，所述第一MOS管Ms导通、第二MOS管、第三MOS管关断；
在该状态时，控制所述第一MOS管Ms导通，但是由于谐振点烟Ls与所述第一MOS管Ms的漏极相串联，所以流经所述第一MOS管Ms的电流不会产生瞬变，所以此时所述第一MOS管Ms处于零电流开通状态，导致电路中的电流的损耗很小，由于所述第一MOS管导通，电源电流流经谐振电感Ls与所述第二MOS管的漏源电容Cp，形成并联谐振网络，且该并联谐振网络为所述第二MOS管Mn的漏极电容Cn充电，同时与主功率电感Lm和负载电容Cout组成的串联谐振网络相串联，所述第二MOS管的衬底-漏二极管Dn关断。此时所述SW节点电压周期性震荡，选择适当的谐振电感Ls与负载电容Cout，使得Vsw(ω)＝Vin(ω)，因此SW结点的电压会超出电源电压，第三MOS管Mn的最大电压应力也会超出电源电压，可通过对所述谐振电感Ls的调节，调节所述SW结点的电压与电源电压差值的大小。
图3为本申请实施例公开的所述高频DC-DC降压拓扑工作在第二工作阶段的等效电路图。
参见图3，当所述高频DC-DC降压拓扑处于第二工作阶段时：所述第二工作阶段承接于第一工作阶段，其中，第一MOS管关断，第二MOS管导通，第三MOS管关断；
在该状态时，当所述SW结点电压上升至电源电压时，所述第二MOS管Mp零电压导通，所述第一MOS管零电流关断。若所述第一MOS管Ms的关断滞后于所述第二MOS管Mp的零电压导通，则所述第一MOS管Ms会有较大电流流过而影响所述第一MOS管Ms的零电流关断，对工作效率效率略有影响，所以本申请中提供的技术方案中需要保持所述第二MOS管Mp先导通，第一MOS管Ms后关断，电源电流流过所述主功率电感Lm、负载电阻Rout以及第二MOS管Mp，此后SW结点电压与电源电压Vin大小相等。由于谐振电感Ls关断时有电流流过，因此谐振电感Ls与所述第一MOS管Ms的漏源极寄生电容Cs谐振。
图4为本申请实施例公开的所述高频DC-DC降压拓扑工作在第三工作阶段的等效电路图。
参见图4，当所述高频DC-DC降压拓扑处于第三工作阶段时：所述第三工作阶段承接于第二工作阶段，其中，第一至第三MOS管关断；
在该状态时，环路电流流过主功率电感Lm、负载电阻Rout和第三MOS管Mn的衬底-漏二极管Dn，此后SW节点电压约为-0.7V，因此第三MOS管Mn两端的电压为0.7V。
图5为本申请实施例公开的所述高频DC-DC降压拓扑工作在第四工作阶段的等效电路图。
参见图5，当所述高频DC-DC降压拓扑处于第四工作阶段时：所述第四工作阶段承接于第三工作阶段，其中，所述第三MOS管导通，第一MOS管、第二MOS管关断；
在该过程中环路电流流过主功率电感Lm、负载电阻Rout和第三MOS管Mn，第三MOS管Mn的衬底-漏二极管Dn关断，
图6为本申请实施例公开的所述高频DC-DC降压拓扑工作在第五工作阶段的等效电路结构图。
参见图6，当所述高频DC-DC降压拓扑处于第五工作阶段时：所述第五工作阶段承接于第四工作阶段，其中，该阶段的高频DC-DC降压拓扑工作状态与所述第三阶段的工作状态相同。
可以理解的是所述控制器为了控制所述时钟信号与上述五种工作阶段相匹配(此时所述第一MOS管和第二MOS管为PMOS管，所述第三MOS管为NMOS管)：
所述当高频DC-DC降压拓扑工作于第一工作阶段时，所述控制器向所述第一MOS管Ms输出的第一时钟控制信号为低电平控制信号；第二MOS管Mp输出的第二时钟控制信号为高电平控制信号；第三MOS管Mn输出的第三时钟控制信号为低电平控制信号；
所述当高频DC-DC降压拓扑工作于第二工作阶段时，所述控制器向所述第一MOS管Ms输出的第一时钟控制信号为高电平控制信号；第二MOS管Mp输出的第二时钟控制信号为低电平控制信号；第三MOS管Mn输出的第三时钟控制信号为低电平控制信号；
所述当高频DC-DC降压拓扑工作于第三工作阶段时，所述控制器向所述第一MOS管Ms输出的第一时钟控制信号为高电平控制信号；第二MOS管Mp输出的第二时钟控制信号为高电平控制信号；第三MOS管Mn输出的第三时钟控制信号为低电平控制信号；
所述当高频DC-DC降压拓扑工作于第四工作阶段时，所述控制器向所述第一MOS管Ms输出的第一时钟控制信号为高电平控制信号；第二MOS管Mp输出的第二时钟控制信号为高电平控制信号；第三MOS管Mn输出的第三时钟控制信号为高电平控制信号；
所述当高频DC-DC降压拓扑工作于第五工作阶段时，所述控制器向所述第一MOS管Ms输出的第一时钟控制信号为高电平控制信号；第二MOS管Mp输出的第二时钟控制信号为高电平控制信号；第三MOS管Mn输出的第三时钟控制信号为低电平控制信号。
可以理解的是，对应于上述高频DC-DC降压拓扑，本申请还公开了一种高频DC-DC降压集成芯片，所述集成芯片具有
高频DC-DC降压拓扑，所述高频DC-DC降压拓扑包括：
源极与电源Vin相连的第一MOS管和第二MOS管；
所述第一MOS管的漏极和所述第二MOS管漏极通过谐振电感相连；
第一端与所述第二MOS管的漏极相连的主功率电感；
一端与所述主功率电感第二端相连、另一端接地的负载电阻；
一端与所述主功率电感第二端相连、另一端接地的负载电容；
漏极与所述主功率电感的第一端相连、源极接地的第三MOS管；
其中所述第二MOS管与所述谐振电感的公共端作为第一节点SW。
可以理解的是，所述DC-DC降压集成芯片中的第一MOS管和第二MOS管为P型开关管，所述第三MOS管为N型MOS开关管。
可以理解的是，本申请公开的所述高频DC-DC降压集成芯片可以集成有本申请任意公开的高频DC-DC降压拓扑。
对应于本申请公开的高频DC-DC降压集成拓扑，本申请还公开了一种电池管理***，所述电池管理***包括本申请上述任意一实施例公开的高频DC-DC降压拓扑。
同理，对应于本申请公开的高频DC-DC降压集成拓扑，本申请又公开了一种包络跟随***，所述包络跟随***包括本申请上述任意一实施例公开的高频DC-DC降压拓扑。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (8)

1.一种高频DC-DC降压拓扑，其特征在于，包括：
源极与电源Vin相连的第一MOS管和第二MOS管，所述第一MOS管的漏极和所述第二MOS管漏极通过谐振电感相连；
第一端与所述第二MOS管的漏极相连的主功率电感；
一端与所述主功率电感第二端相连、另一端接地的负载电阻；
一端与所述主功率电感第二端相连、另一端接地的负载电容；
漏极与所述主功率电感的第一端相连、源极接地的第三MOS管；
其中所述第二MOS管与所述谐振电感的公共端作为第一节点SW；
所述第一MOS管和第二MOS管为PMOS管，所述第三MOS管为NMOS管；
所述高频DC-DC降压拓扑工作在五种工作阶段，所述五种工作阶段，包括：
第一工作阶段：第一MOS管导通，第二MOS管、第三MOS管关断；
第二工作阶段：第一MOS管关断，第二MOS管导通，第三MOS管关断；
第三工作阶段：第一至第三MOS管关断；
第四工作阶段：所述第三MOS管导通，第一MOS管、第二MOS管关断；
第五工作阶段：第一至第三MOS管关断。
2.根据权利要求1所述的高频DC-DC降压拓扑，其特征在于，所述第一至第三MOS管还包括：
以所述第一至第三MOS管的栅极作为控制端，分别获取第一至第三时钟信号。
3.根据权利要求2所述的高频DC-DC降压拓扑，其特征在于，还包括：
控制器，所述控制器的第一至第三输出端分别与所述第一至第三MOS管的控制端相连，用于输出第一至第三时钟信号，分别控制所述第一至第三MOS管的通断。
4.根据权利要求1所述的高频DC-DC降压拓扑，其特征在于，谐振电感与所述负载电容包括：
所述谐振电感与所述负载电容相匹配，使得Vsw(ω)＝Vin(ω)，所述Vsw(ω)为主功率电感的第一端的周期电压，所述Vin(ω)为电源Vin的周期电压。
5.一种高频DC-DC降压集成芯片，其特征在于，所述集成芯片具有高频DC-DC降压拓扑，所述高频DC-DC降压拓扑包括：
源极与电源Vin相连的第一MOS管和第二MOS管；
所述第一MOS管的漏极和所述第二MOS管漏极通过谐振电感相连；
第一端与所述第二MOS管的漏极相连的主功率电感；
一端与所述主功率电感第二端相连、另一端接地的负载电阻；
一端与所述主功率电感第二端相连、另一端接地的负载电容；
漏极与所述主功率电感的第一端相连、源极接地的第三MOS管；
其中所述第二MOS管与所述谐振电感的公共端作为第一节点SW；
所述高频DC-DC降压拓扑工作在五种工作阶段，所述五种工作阶段，包括：
第一工作阶段：第一MOS管导通，第二MOS管、第三MOS管关断；
第二工作阶段：第一MOS管关断，第二MOS管导通，第三MOS管关断；
第三工作阶段：第一至第三MOS管关断；
第四工作阶段：所述第三MOS管导通，第一MOS管、第二MOS管关断；
第五工作阶段：第一至第三MOS管关断。
6.根据权利要求5所述的高频DC-DC降压集成芯片，其特征在于，所述第一至第三MOS管包括：
所述第一MOS管和第二MOS管为P型开关管，所述第三MOS管为N型MOS开关管。
7.一种电池管理***，其特征在于，包括权利要求1-4任意一项所述的高频DC-DC降压拓扑。
8.一种包络跟随***，其特征在于，包括：权利要求1-4任意一项所述的高频DC-DC降压拓扑。
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