CN104241336B - 包含具有应力通道区的晶体管的设备及其形成方法 - Google Patents

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Abstract

本发明涉及包含具有应力通道区的晶体管的设备及其形成方法，提供一种装置包括基板、P通道晶体管以及N通道晶体管。基板包括第一半导体材料的第一层以及第二半导体材料的第二层。第一与第二半导体材料具有不同的晶格常数。P通道晶体管包括在基板的第一部位中具有压缩应力的通道区。P通道晶体管的通道区包括第一半导体材料的第一层的一部分以及第二半导体材料的第二层的一部分。N通道晶体管包括在基板的第二部位中形成具有拉伸应力的通道区。N通道晶体管的通道区包括第一半导体材料的第一层的一部分以及第二半导体材料的第二层的一部分。还揭露的是形成所述装置的方法。

Description

包含具有应力通道区的晶体管的设备及其形成方法
技术领域
基本上，本揭露关于集成电路领域，并且尤指包括具有应力通道区的晶体管的集成电路。
背景技术
集成电路包括大量电路元件，其尤其包括场效晶体管。在场效晶体管中，提供栅极电极。栅极电极可借由在栅极电极与通道区之间提供电气绝缘的栅极绝缘层而与通道区隔离。毗连通道区提供的是源极区与漏极区。
通道区、源极区和漏极区由半导体材料构成，其中通道区的掺杂不同于源极区与漏极区的掺杂。取决于施加至栅极电极的电压，场效晶体管可在导通状态(ON-state)与截止状态(OFF-state)之间切换，其中通道区在导通状态时的导电性大于通道区在截止状态时的导电性。
为了改良场效晶体管在导通状态时通过通道区的电流，可在通道区中提供弹性应力。拉伸应力可提高如硅的半导体材料中的电子迁移率。在N通道晶体管的通道区中提供拉伸应力，因而可帮助改良通道区的导电性，使得晶体管处于导通状态时所获得通过通道区的电流可较大。如硅的半导体材料中的压缩应力可改良电洞的迁移率，使得在P通道晶体管的通道区中提供压缩应力，有助于在P通道晶体管处于晶体管导通状态时所获得通过通道区的电流可较大。
为了在晶体管的通道区中提供弹性应力，通道区可设有多层不同半导体材料。例如，硅/锗层及硅层可形成于硅的基板基底上，例如硅晶圆上。硅/锗层形成于硅基板基底上，并且硅层形成于硅/锗层上。硅/锗具有大于硅的晶格常数。由于互设于彼此上的材料的晶格常数差异，故可产生弹性应力。
如以上所详述，为了改良P通道晶体管与N通道晶体管的效能，P通道晶体管与N通道晶体管的通道区中可需要不同类型的应力。若使用上述用于在晶体管通道区中产生应力的技术，则在P通道晶体管的通道区与N通道区中产生不同应力可为问题，一般而言，原因在于获得硅/锗层中及/或硅层中的全域应力(global stress)，例如，顶部硅层中的双轴应力(biaxial stress)。因此，尽管硅基板基底上硅/锗与硅层所产生的弹性应力对一种晶体管可能有利，但其对于另一种晶体管可能不太理想。
本揭露提供解决上述问题的装置及方法。
发明内容
下文介绍简化的发明内容，用以对本发明的若干态样有基本的了解。本摘要不是本发明的详尽概观。目的在于识别本发明的主要或关键元件，或叙述本发明的范畴。其唯一目的在于以简化形式介绍若干概念，作为下文所述更详细说明的引言。
本文所揭露的描述性装置包括基板、P通道晶体管以及N通道晶体管。基板包括第一半导体材料的第一层以及第二半导体材料的第二层。第二层设于第一层上，并且第一与第二半导体材料具有不同的晶格常数。P通道晶体管包括在基板的第一部位中提供具有压缩应力的通道区。P通道晶体管的通道区包括第一半导体材料的第一层的一部分以及第二半导体材料的第二层的一部分。N通道晶体管包括在基板的第二部位中形成具有拉伸应力的通道区。N通道晶体管的通道区包括第一半导体材料的第一层的一部分以及第二半导体材料的第二层的一部分。
本文所揭露的描述性方法包括提供基板。基板包括基板基底、设于基板基底上的第一半导体材料的第一层、以及设于第一层上的第二半导体材料的第二层。第一半导体材料及第二半导体材料具有不同的晶格常数。具有第一开口的电气绝缘结构在基板上方形成。惰性气体的离子透过电气绝缘结构的第一开口而植入基板的一部分。N通道晶体管的栅极电极在电气绝缘结构的第一开口中形成。
附图说明
将搭配附图参照底下说明了解本揭露，其中相同的元件符号视为相称的元件，以及其中：
图1至图4表示根据一具体实施例的方法的阶段中，根据一具体实施例的装置的剖面图；以及
图5概要描述离子布植程序和退火程序对根据一具体实施例的装置中半导体层的应力组构的影响。
尽管本文所揭示的专利标的(subject matter)易受各种改进和替代形式所影响，其特定具体实施例仍已借由图式中的实施例予以表示并且在本文中予以详述。然而，应理解的是，本文对特定具体实施例的说明其用意不在于限制本发明于所揭露的特殊形式，相反地，用意在于含括落于权利要求书所界定本发明精神与范畴内的所有改进、均等件、以及替代。
符号说明
100 半导体结构
101 基板
102 基板基底
103 第一层
104 第二层
105 隔离结构
106 P通道晶体管元件
107 N通道晶体管元件
108 源极区
109 漏极区
110 源极区
111 漏极区
112 通道区
113 通道区
114 栅极结构
115 栅极结构
116 虚拟栅极电极
117 虚拟栅极电极
118 虚拟栅极绝缘层
119 虚拟栅极绝缘层
120 衬垫层
121 衬垫层
122 侧壁间隔物
123 侧壁间隔物
124 硅化物区
125 硅化物区
126 硅化物区
127 硅化物区
128 层间电介质
129 覆盖层
130 覆盖层
201 开口
202 开口
203 掩模
204 离子布植程序
205 电气绝缘结构
301 微孔
302 退火程序
401 栅极绝缘层
402 栅极绝缘层
403 栅极电极
404 栅极电极
501 左侧部分
502 右侧部分
503 错位
504 错位
506 元件符号
507 元件符号
508 元件符号
509 元件符号。
具体实施方式
下面说明本发明的各种描述性具体实施例。为了澄清，本说明书未说明实际实作的所有特征。当然，将了解的是，在开发任何此类实际具体实施例时，可施作许多特定实作的决策以达成开发者的目的，如符合***相关和商务相关限制条件之类，此将随不同实作而变。再者，将了解的是，此类开发上的努力可能复杂且耗时，但对于受益于本揭露内容的所属领域中具有普通技术者而言，将是例行工作。
现将引用附图说明本专利标的。图式中所示意的各种结构、***及装置其目的仅在于说明而非为了以所属领域技术人员所熟知的细节混淆本揭露。虽然如此，仍含括附图以说明并且解释本揭示的描述性实施例。应该理解并且解读本文的用字及词组与所属相关领域的技术人员所理解的用字及词组具有相容的意义。术语或词组的特殊定义，亦即，有别于所属领域技术人员所理解的普通或惯用意义的定义，用意是要借由本文对于术语或词组的一致性用法予以隐喻。就术语或词组用意在于具有特殊意义，亦即，不同于所属领域技术人员所理解的术语或词组，的方面来说，此特殊定义将在说明书中以直接并且明确提供术语或词组特殊定义的明确方式予以清楚提出。
根據本文所揭露的具体實施例，場效晶体管可形成於基板(例如，半导体晶圓)上，其包括不同半导体材料层。例如，矽/鍺层可設於矽基板基底上，並且矽层可設於矽/鍺层上。程序開始時，矽頂层可實質未受應力並且矽/鍺层可具有壓縮應力。基板可由晶圓供應商製造，或可內部作業使用矽/鍺與矽磊晶生長製造，可於與形成場效晶体管相同的設施处進行。
本揭露不局限於矽與矽/鍺材料的組合。或者，包括具有不同晶格常數的半导体材料(其將因晶格不匹配而造成應力)的半导体堆疊(異質結構)的其它組合，可使用作為起始材料。
在矽/鍺层與矽层設於矽基板基底上的具体實施例中，頂部矽层的厚度範圍可自約10至80nm(纳米)，埋置型矽/鍺层的厚度範圍可自約50至200nm，並且矽/鍺层可具有範圍自約20至40％的鍺含量，其中鍺含量係提供作為矽/鍺层中鍺的克分子數(molarfraction)。
可进行高k金属栅极(HKMG)取代栅极程序以供形成P通道晶体管与N通道晶体管。可于基板形成P通道晶体管元件与N通道晶体管元件。P通道晶体管元件与N通道晶体管元件各可包括虚拟栅极。可进行层间电介质(ILD)填充。层间电介质可包括利用化学气相沉积程序及/或电浆增强型化学气相沉积程序沉积的二氧化硅，其中四乙氧基硅烷(TEOS)使用作为反应剂。化学机械研磨程序可用于平整化层间电介质，并且用于曝露P通道晶体管元件与N通道晶体管元件的虚拟栅极。接着，可移除虚拟栅极。
之后，可将氦植入具有能量范围自约80至200keV的N通道晶体管元件(取决于硅与硅/锗层的厚度)，使得大部分(或至少大量)氦原子植入硅/锗层内及/或硅/锗层下面，就在硅基板基底内。氦离子的一般剂量范围可自约1015至1016atoms/cm2(每平方公分的原子数)。
之后，可进行热处理，例如包括激光退火或闪光灯退火的超快退火，以便分离氦原子，其可重排并且形成干扰硅晶格的微孔。这可允许N通道晶体管元件中的硅/锗层借由一些错位缺陷的形成而自其压缩应力状态松开。同时，到目前为止未受应力的顶部硅层可因下面硅/锗层的松开而获得拉伸应力。此拉伸应力可改良N通道晶体管通道区中电子的迁移率，并且因此改良N通道晶体管的驱动电流。
可在氦离子布植期间掩模P通道晶体管元件，使得氦离子仅植入N通道晶体管元件。因此，可有助于改良P通道晶体管元件通道区中的电洞迁移率的硅/锗层压缩应力可被维持于P通道晶体管元件中。
之后，可进行高k栅极绝缘层的沉积及金属的沉积，其中不同金属取决于晶体管的功函数要求而可用于N通道晶体管与P通道晶体管。另外，可进行接触部的形成以及后段制程。
图1表示根据具体实施例，制程阶段中半导体结构100的概要剖面图。半导体结构100可包括基板101。基板101可包括基板基底102。基板基底102可包括半导体材料，例如硅。在一些具体实施例中，基板基底102可包括主体半导体晶圆，例如主体硅晶圆。在其他具体实施例中，基板基底102可包括上覆半导体绝缘体(semiconductor-on-insulator)晶圆，其中一层例如硅的半导体材料设于一层例如二氧化硅的电气绝缘材料上。电气绝缘材料层可设于可例如为硅晶圆的支撑晶圆上。
基板101可进一步包括第一半导体材料的第一层103以及第二半导体材料的第二层104。第一半导体材料的第一层103可设于基板基底102上。在基板基底102包括主体半导体晶圆的具体实施例中，第一半导体材料的第一层103可设于(例如直接设于)主体半导体晶圆的表面上。在基板基底102包括上覆半导体绝缘体结构的具体实施例中，第一半导体材料的第一层103可设于(例如直接设于)上覆半导体绝缘体结构的半导体层上。第二半导体材料的第二层104可设于(例如直接设于)第一半导体材料的第一层103上。第一层103可具有范围自约50至200nm的厚度，并且第二层104可具有范围自约10至80nm的厚度。
直接位于第一半导体材料第一层103下面的基板基底102的一部分可包括硅。在基板基底102包括主体半导体晶圆的具体实施例中，整个基板基底102实质可由硅构成。在基板基底102包括上覆半导体绝缘体晶圆的具体实施例中，上覆半导体绝缘体晶圆的半导体层可为硅层。基板基底102直接位于第一半导体材料第一层103下面的部位的硅可包括实质纯硅，其中实质纯硅可包括特定量的掺质及/或其他杂质。
第一半导体材料的第一层103可包括不同于基板基底102的半导体材料。在一些具体实施例中，第一层103可包括硅的化合物。尤其是，第一层103可包括硅/锗。在此等具体实施例中，第一层103的锗含量，以锗的克分子数表示，范围可自约20至40％。在其他具体实施例中，第一层103可包括有别于硅/锗的材料。例如，第一层103可包括硅的化合物以及有别于锗的元素，例如碳化硅。然而，本揭露不局限于第一层103包括硅化合物的具体实施例。在进一步具体实施例中，第一层103可包括III-V族半导体化合物、II-VI族半导体化合物及/或实质纯锗。
相较于基板基底102直接毗连第一层103的部位的材料，第一层103的第一半导体材料可具有不同的晶格常数。例如，硅/锗硅/锗具有大于实质纯硅的晶格常数，并且碳化硅可具有小于实质纯硅的晶格常数。
第二层104的第二半导体材料可为与第一层103的第一半导体材料不同的材料。在一些具体实施例中，第二层104与基板基底102、或至少基板基底102直接位于第一层103下面的部位可由实质相同材料构成。在若干这些具体实施例中，第二层104可由实质纯硅构成，其中术语「实质纯」可理解成第二层104的第二半导体材料可视需要地包括掺质(可经意地引入第二层104的特定用量)以及其它杂质(其可不经意地予以引入第二层104于其形成期间)，另外还有硅。
然而，本揭露不局限于具体实施例，其中第二层104由硅构成。在其他具体实施例中，可使用其它材料，例如，碳化硅、III-V族半导体材料及/或II-VI族半导体材料。在一些具体实施例中，第二层104的材料可不同于基板基底102直接位于第一层103下面的部位的材料。
第一半导体材料的第一层103可为设于基板基底102上的磊晶膜，其中第一层103的第一半导体材料的晶格对准于至少一部分基板基底102的晶格，尤指基板基底102直接位于第一层103下面的部位的晶格。
由于基板基底102与第一层103的材料其晶格常数不同，故可产生弹性应力。由于第一层103的原子可倾向对准基板基底102的材料的晶格，故第一层103的原子之间的距离可不同于第一半导体材料的自然晶格常数，第一层103形成自第一半导体材料。在第一层103由具有晶格常数大于基板基底102材料的材料构成的具体实施例中，第一层103可具有本质压缩应力，而在第一层103由具有晶格常数小于基板基底102材料的材料构成的具体实施例中，第一半导体材料的第一层103可具有本质拉伸应力。
第二半导体材料的第二层104可为设于第一半导体材料的第一层103上的磊晶膜，其中第二层104的第二半导体材料的晶格可对准第一半导体材料的第一层103的晶格。
如上所述，第一半导体材料的第一层103的晶格可对准其下面基板基底102的材料的晶格。因此，第一层103的第一半导体材料原子之间的距离可大约等于基板基底102材料的原子之间的距离。因此，在第二层104与基板基底102直接位于第一层103下面的部位是由实质相同材料构成的具体实施例中，第二半导体材料的第二层104可实质未受应力、或可具有较低的弹性应力。
半导体结构100可进一步包括P通道晶体管元件106及N通道晶体管元件107。可例如包括浅沟槽隔离结构的隔离结构105可提供电气绝缘于P通道晶体管元件106与N通道晶体管元件107之间、以及晶体管元件106、107与半导体结构100的其它电路元件(未图示)之间。
P通道晶体管元件106可包括设于P通道晶体管元件106主动区上面的栅极结构114。栅极结构114可包括电气绝缘材料(例如二氧化硅)的虚拟栅极绝缘层118、其可包括多晶硅并且形成于虚拟栅极绝缘层118上的虚拟栅极电极116、以及其设于虚拟栅极电极116上并且包括电介材料(例如硅氮化物)的覆盖层129。栅极结构114可进一步包括可由电介材料(举例如二氧化硅)构成的衬垫层120、以及可由不同于衬垫层120的电介材料(举例如硅氮化物)构成的侧壁间隔物122。
P通道晶体管元件106的主动区可设于基板101的一部分中，并且可包括毗连栅极结构114而设的源极区108与漏极区109，以及设于源极区108与漏极区109之间、位于栅极结构114下面的通道区112。
在一些具体实施例中，源极区108可包括源极扩展部并且漏极区109可包括漏极扩展部，其中源极与漏极扩展部可在侧壁间隔物122下面扩展并且可具有小于源极区108与漏极区109的深度。P通道晶体管元件106的源极区108与漏极区109可为P型掺杂，并且P通道晶体管元件106的通道区112可为N型掺杂或实质未掺杂。硅化物区124、125可设于源极区108与漏极区109中。
N通道晶体管元件107可包括栅极结构115。类似于P通道晶体管元件106的栅极结构114，N通道晶体管元件107的栅极结构115可包括虚拟栅极绝缘层119、虚拟栅极电极117、覆盖层130、衬垫层121以及侧壁间隔物123。N通道晶体管元件107的栅极结构115的元件可由实质与P通道晶体管元件106的栅极结构114相同的材料构成。
N通道晶体管元件107进一步包括设于一部分基板101中的主动区。N通道晶体管元件107的主动区包括毗连栅极结构115而设的源极区110与漏极区111、以及设于源极区110与漏极区111之间、位于栅极结构115下面的通道区113。类似于N通道晶体管元件106，源极区110与漏极区111可分别包括源极扩展部及漏极扩展部。再者，硅化物区126、127可设于源极区110中及漏极区111中。
N通道晶体管元件107的源极区110与漏极区111可为N型掺杂，并且N通道晶体管元件107的通道区113可为P型掺杂或实质未掺杂。
可将包括电介材料(举例如二氧化硅)的层间电介质128设于P通道晶体管元件106与N通道晶体管元件107上面。
于图1所示制程点时，P通道晶体管元件106的通道区112的弹性应力与N通道晶体管元件107的通道区113的弹性应力可大约相等。在基板基底102与第二半导体材料的第二层104包括硅、并且第一半导体材料的第一层103包括硅/锗的具体实施例中，P通道晶体管元件106的通道区112及N通道晶体管元件107的通道区113两者都可具有压缩应力，由如上所述受压缩应力的第一层103所提供。尽管P通道晶体管元件106的通道区112的压缩应力可有利于改良P通道晶体管元件106的通道区112中电洞的迁移率，但鉴于N通道晶体管元件107的通道区113中电子的迁移率，其仍可不太理想。
上述半导体结构100的特征可如下形成。
可用主体半导体晶圆或上覆半导体绝缘体晶圆的形式提供基板基底102。可凭借用于磊晶沉积半导体材料层的技术，在基板基底102上沉积第一半导体材料的第一层103与第二半导体材料的第二层104。尤其是，可运用包括化学气相沉积、电浆增强型化学气相沉积、原子层沉积及/或物理气相沉积在内的技术和诸如分子束磊晶的技术。
在沉积第一层103与第二层104后，可凭借包括光光刻、蚀刻、氧化及/或沉积在内形成浅沟槽隔离结构的技术形成隔离结构105，并且可进行离子布植程序以用于掺杂晶体管元件106、107的主动区，其中所述掺杂可对应于通道区112、113的所需掺杂。P通道晶体管元件106的主动区可在N通道晶体管元件107的主动区掺杂期间借由光阻掩模而被覆盖，并且N通道晶体管元件107的主动区可在P通道晶体管元件106的主动区掺杂期间借由光阻掩模而被覆盖。
之后，可凭借氧化及/或沉积技术形成一层虚拟栅极绝缘层118、119材料。可凭借例如化学气相沉积、电浆增强型化学气相沉积及/或物理气相沉积等沉积技术，在虚拟栅极绝缘层118、119材料层上沉积虚拟栅极电极116、117及覆盖层129、130的材料层。接着，可图案化虚拟栅极绝缘层118、119、虚拟栅极电极116、117及覆盖层129、130的材料层，以形成虚拟栅极绝缘层118、119、虚拟栅极电极116、117以及覆盖层129、130。这可凭借光光刻及蚀刻的技术予以完成。
之后，可进行离子布植程序以形成毗连虚拟栅极电极116、117的源极与漏极扩展区。如此做时，可将P型掺质的离子植入P通道晶体管元件106，并且可将N型掺质的离子植入N通道晶体管元件107，其中P通道晶体管元件106可在将离子植入N通道晶体管元件107期间被光阻掩模所覆盖，并且N通道晶体管元件107可在将离子植入P通道晶体管元件106期间被掩模所覆盖。撞击于虚拟栅极电极116、117上的离子可被虚拟栅极电极所吸收，使得通道区112、113的掺杂可维持实质未改质。
接着，可形成衬垫层120、121及侧壁间隔物122、123。为此，可例如凭借化学气相沉积及/或电浆增强型化学气相沉积的技术，沉积衬垫层120、121及侧壁间隔物122、123的材料层。接着，可进行非等向性蚀刻程序，例如干蚀刻程序，其中侧壁间隔物122、123在半导体结构100的实质水平部位上的部分材料层被移除，并且虚拟栅极电极116、117侧壁处的部分层因蚀刻程序的非等向性而留在半导体结构100中。衬垫层120、121的材料层在非等向性蚀刻程序中可使用作为蚀刻终止层。
衬垫层120、121中未被侧壁间隔物122、123所覆盖的部分材料层可借由可为湿蚀刻程序或干蚀刻程序的蚀刻程序予以移除，并且源极区108、110与漏极区109、111可凭借离子布植程序予以形成，其中P型掺质的离子植入P通道晶体管元件106，并且N型掺质的离子植入N通道晶体管元件107。在形成P通道晶体管元件106的源极区108与漏极区109期间，N通道晶体管元件107可被光阻掩模所覆盖，并且P通道晶体管元件106可在形成N通道晶体管元件107的源极区110与漏极区111期间被光阻掩模所覆盖。
接着，可形成硅化物区124、125、126、127，方式借由在半导体结构100上方沉积一层如镍、钨及/或钛的耐火金属，并且进行退火程序，以在耐火金属与第二层104的第二半导体材料之间引发化学反应。耐火金属的未反应的残留物可凭借蚀刻程序予以移除。在进行用来形成硅化物区124、125、126、127的退火程序中及/或另外进行的另一退火程序中，可活化被引入晶体管元件106、107的主动区的掺质，使得他们可提供电荷载子。
之后，层间电介质128可凭借化学气相沉积程序及/或电浆增强型化学气相沉积程序予以沉积。在层间电介质128包括二氧化硅的具体实施例中，可凭借化学气相沉积及/或电浆增强型化学气相沉积的程序而形成层间电介质128，其中四乙氧基硅烷(TEOS)使用作为反应剂。
图2表示制程较晚阶段中的半导体结构100的概要剖面图。
在沉积层间电介质128后，可进行化学机械研磨程序。在化学机械研磨程序中，层间电介质128在虚拟栅极电极116、117上面的部位(图1)可予以移除。另外，可移除覆盖层129、130(图1)，使得虚拟栅极电极116、117曝露于半导体结构100的表面，并且还可移除部分侧壁间隔物122、123与衬垫层120、121。如图2所示，在化学机械研磨程序中，对比于如图1概要所示的可在栅极结构114、115上面具有陵部的所沉积的层间电介质128的表面，层间电介质128与侧壁间隔物122、123可获得实质平坦的表面。
在化学机械研磨程序后，可移除虚拟栅极电极116、117，凭借的方式为蚀刻程序，其适于相对于衬垫层120、121、侧壁间隔物122、123及层间电介质128的材料，选择性地移除虚拟栅极电极116、117的材料。蚀刻程序可为干蚀刻程序或湿蚀刻程序。在用于移除虚拟栅极电极116、117的蚀刻程序中，虚拟栅极绝缘层118、119可使用作为蚀刻终止层。之后，可进行用于移除虚拟栅极绝缘层118、119的进一步干或湿蚀刻程序。
在移除虚拟栅极电极116、117及虚拟栅极绝缘层118、119后，可在设于电气绝缘结构205中的开口201、202的底部曝露第二半导体材料的第二层104。可借由未在上述化学机械研磨程序中移除的部分层间电介质128、侧壁间隔物122、123以及衬垫层120、121提供电气绝缘结构205。
如上所详述，衬垫层120、121及层间电介质128可包括二氧化硅，并且侧壁间隔物122、123可包括硅氮化物。因此，电气绝缘结构205可包括由不同材料构成的部位。尤其是，电气绝缘结构205可包括由侧壁间隔物122、123所提供的硅氮化物部位，其毗连电气绝缘结构205的开口201、202而置。
电气绝缘结构205的开口201设于P通道晶体管元件106的虚拟栅极电极116的位置。因此，开口201置于P通道晶体管元件106的通道区112上面。
电气绝缘结构205的开口202置于N通道晶体管107的虚拟栅极电极117的位置。因此，电气绝缘结构205的开口202置于N通道晶体管107的通道区113上面。
在电气绝缘结构205中的开口201、202形成后，可形成掩模203。掩模203可覆盖P通道晶体管元件106、或至少其部分。尤其是，掩模203可覆盖设于P通道晶体管106的通道区112上面的开口201。
掩模203不覆盖N通道晶体管元件107或至少其部分。尤其是，掩模203不覆盖设于N通道晶体管元件107的通道区113上面的开口202。因此，在掩模203形成后，N通道晶体管元件107的通道区113处的第二半导体材料第二层104的一部分曝露于半导体结构100的表面。P通道晶体管元件106的通道区112上面的第二半导体材料第二层104的部位未曝露，但被掩模203所覆盖。
在掩模203形成后，可进行图2中箭号204概要所指的离子布植程序。在离子布植程序204中，可用惰性气体的离子照射半导体结构100。在一些具体实施例中，可于离子布植程序204中用氦离子照射半导体结构100。然而，本揭露不局限于半导体结构100在离子布植程序204中用氦离子照射的具体实施例。在其他具体实施例中，可运用有别于氦的惰性气体。尤其是，可用原子量小于氙的惰性气体，例如，氪、氩及/或氖，的离子照射半导体结构100。
在一些具体实施例中，可用氦离子于离子布植程序204照射半导体结构100，其中氦离子可具有范围自约80至200keV的能量。氦离子的剂量范围可自约1015至1016atoms/cm2。
在离子布植程序204中，离子可穿透N通道晶体管107的部分通道区113，其曝露于电气绝缘结构205中开口202的底部。由于通道区113的离子与原子之间的交互作用，离子可失去能量，而最终在N通道晶体管元件107的通道区113内停住不动并且电气中和。离子在停住不动前行经通道区113的距离可取决于用于离子布植程序204中的离子类型、离子的能量与基板基底102的材料、第一半导体材料的第一层103以及第二半导体材料的第二层104。
离子与通道区113的原子交互作用的次数、以及所述离子与通道区113的原子之间各次交互作用时的能量损耗都可能具有特定程度的随机性，以致曝露于开口202底部的第二半导体材料的第二层104表面上撞击能量实质相同的离子可在离表面不同距离处停住不动。因此，在离子布植程序204中，可获得植入N通道晶体管元件107的通道区113的惰性气体的深度分布。
深度分布对应于离第二半导体材料第二层104表面的距离可具有最大值，离子布植程序204中大部分照射至N通道晶体管元件107的通道区113的离子于此最大值停住不动。在下文中，沿着与形成晶体管元件106、107处的基板101表面垂直的基板101厚度方向所测量，离子布植程序204中惰性气体的离子深度分布的最大值与第二半导体材料的第二层104的表面之间的距离，将表示为惰性气体离子的布植深度。
离子布植程序204中惰性气体离子的布植深度可大于第一半导体材料的第一层103的厚度与第二半导体材料的第二层104的厚度的总和。因此，如离子布植程序204后直接所获得的植入的惰性气体其深度分布的最大值可在第一半导体材料的第一层103下面，亦即，在基板基底102内。
在其他具体实施例中，惰性气体离子于离子布植程序204的布植深度可小于第一半导体材料的第一层103与第二半导体材料的第二层104的厚度的总和，并且大于第二层104的厚度。因此，可在第一半导体材料的第一层103内获得随的布植的惰性气体其深度分布的最大值。
在电气绝缘结构205及/或掩模203上撞击，于离子布植程序204中照射至半导体结构100的惰性气体离子，可被电气绝缘结构205及/或掩模203所吸收。因此，可选择性地将惰性气体的离子植入N通道晶体管元件107的通道区113。尤其是，实质上并无惰性气体的离子植入P通道晶体管元件的源极108、漏极109与通道112区并且植入N通道晶体管元件107的源极区110与漏极区111。
图3表示制程的较晚阶段中半导体结构100的概要剖面图。
在离子布植程序204后，可例如凭借光阻剥除程序移除掩模203，并且可进行退火程序，如图3的箭号302所指。退火程序302可为超快退火程序，例如，激光退火程序。在其他具体实施例中，退火程序302可为闪光灯退火程序。在激光退火程序或闪光灯退火程序中，半导体结构100可较短时间曝露于较高温。这可有助于降低掺质(例如晶体管元件106、107的源极区108、110与漏极区109、111中的掺质)的扩散。在退火程序302中，半导体结构100可曝露于范围自约900至1200℃的温度，并且退火程序302可具有范围自约1毫秒至约2秒的持续时间，尤其是自约1毫秒至约1秒。
在退火程序302中，可分离离子布植程序204中引入N通道晶体管元件107的通道区113的氦原子，使得氦原子可重排并且形成微孔，其可能干扰部分基板基底102及/或N通道晶体管元件107的通道区113中第一半导体材料的部分第一层103的晶格。在图3中，微孔予以概要描述并且以元件符号301表示，其中图3所示的微孔301的数量及尺寸仅属示意性质，并且不需代表实际实作时所获得的微孔的数量及/或尺寸。基板基底102及/或第一半导体材料的第一层103的晶格中微孔301的存在，可允许第一半导体材料的第一层103借由一些错位缺陷的形成而自其受应力状态松开。因此，第一半导体材料的第一层103的原子之间的距离可朝向第一半导体材料的自然晶格常数松开，第一层103由其形成，及/或第一层103的原子可安排于与第一半导体材料的晶格常数实质一致的距离。因此，由N通道晶体管元件107的通道区113中第一半导体材料的第一层103初始提供的弹性应力可被松开及/或实质移除。
第一层103中第一半导体材料的原子之间距离的改变可对第二半导体材料的第二层104具有影响性。如以上所详述，可能已初始实质未受应力的第二半导体材料的第二层104可能因第一半导体材料下面第一层103的松开而获得弹性应力。尤其是，在第二半导体材料的第二层104和基板基底102实质由相同半导体材料构成的具体实施例中，第一层103的弹性应力松开后所获得的第二半导体材料的第二层104的弹性应力可相反于第一层103的初始弹性应力。在半导体材料的第一层103的初始应力呈压缩的具体实施例中，其如上面所详述，尤其可获得于第一层103包括硅/锗与基板基底102并且第二层104包括硅的具体实施例中，在退火程序302后，可获得第二半导体材料的第二层104的拉伸应力。
退火程序302对第一半导体材料的第一层103及第二半导体材料的第二层104的影响更详细地概要描述于图5中。
在图5中，图的左侧部分501概要描述退火程序302前，基板基底102、第一半导体材料的第一层103以及第二半导体材料的第二层104在N通道晶体管元件107的通道区113中的部位。退火程序302后所获得的通道区113的相同部位的组构概要描述于图5的右侧部分502中。由于基板基底102中微孔301的形成，故可形成错位503、504，其中错位503、504可置于例如基板基底102与第一半导体材料的第一层103之间的界面及/或其附近。在一些具体实施例中，也可在其它位置获得错位。
如图5的左侧部分501所示，在退火程序302前，与基板101的表面(晶体管元件106、107形成处)实质平行的第一半导体材料第一层103在水平方向的原子之间的距离可大约等于基板基底102在水平方向的原子之间的距离，对应于第一半导体材料具有晶格常数大于基板基底102材料的具体实施例中第一半导体材料第一层103的受压缩应力组构。
如图5的右侧部分502所示，由于错位503、504的形成，在退火程序302后，第一半导体材料的第一层103的原子可安排于水平方向的较大距离处，所根据的是第一半导体材料的自然晶格常数，第一层103由其形成，其在图5所示实施例中，大于基板基底102材料的晶格常数。
同时，对应于第二半导体材料的第二层104中拉伸应力的产生，第二半导体材料的第二层104的原子之间的距离可增大。
在图5中，元件符号506表示退火程序302前第一半导体材料的第一层103的厚度，并且元件符号507表示退火程序302前第二半导体材料的第二层104的厚度。元件符号508表示退火程序302后第一半导体材料的第一层103的厚度，并且元件符号509表示退火程序302后第二半导体材料的第二层104的厚度。
如图5所示，第一半导体材料的第一层103弹性应力的松开可对层件103、104的厚度具有影响。尤其是，可获得第一半导体材料的第一层104厚度的少量缩减及/或第二半导体材料的第二层104厚度的少量增加，其中层件103、104的厚度变化在图5中以夸大的方式表示。
由于实质上并无惰性气体的离子植入P通道晶体管元件106的通道区112，故P通道晶体管元件106中第一半导体材料的部分第一层103的弹性应力可维持实质未受退火程序302影响，或至少可相较于N通道晶体管107通道区113的弹性应力受退火程序302影响的程度实质较小。
因此，可维持P通道晶体管元件106的通道区112的压缩应力，并且可在N通道晶体管元件107的通道区113中获得拉伸应力，其可提升N通道晶体管元件107的通道区113中电子的迁移率，但半导体材料实质相同的层件设于P通道晶体管元件106与N通道晶体管元件107的通道区112、113中。除了具有不同的弹性应力，P通道晶体管元件106与N通道晶体管元件107的通道区112、113对离子布植程序204中用到的惰性气体可具有不同的晶格错位密度及/或不同的浓度。尤其是，在N通道晶体管元件107的通道区113中，相较于P通道晶体管元件106的通道区112，可呈现较大用量的惰性气体及/或密度较大的晶格错位。
图4表示半导体结构100在制程较晚阶段中的概要剖面图。
在退火程序302后，P通道晶体管元件106的通道区112上面的开口201(图3)中可形成栅极绝缘层401与栅极电极403，并且N通道晶体管元件107的通道区113上面的开口202(图3)中可形成栅极绝缘层402与栅极电极404。栅极绝缘层401、402和栅极电极403、404可实质完全填充开口201、202。因此，栅极电极403、404的尺寸可大约对应于电气绝缘层205的开口201、202的尺寸。
栅极绝缘层401、402与栅极电极403、404的形成可按照习知的高k金属栅极技术予以进行，包括沉积栅极绝缘层401、402与栅极电极403、404的材料层的程序、可用于提供不同栅极电极材料的光光刻与蚀刻程序、以及用于移除栅极绝缘层401、402及栅极电极403、404的材料层在开口201、202外侧部分的化学机械研磨程序。P通道晶体管元件106及N通道晶体管元件107的栅极电极403、404可包括不同材料，其可根据P通道晶体管元件106及N通道晶体管元件107的功函数要求而予以选择。
在一些具体实施例中，栅极绝缘层401、402可包括高k电介材料，例如二氧化铪及/或铪硅氮氧化物。P通道晶体管元件106的栅极电极403可包括铝、氮化铝及/或氮化钛，并且N通道晶体管元件107的栅极电极404可包括镧、氮化镧及/或氮化钛。为了对晶体管元件106、107的栅极电极403、404提供不同材料，可运用习知的光光刻及蚀刻技术。
在栅极绝缘层401、402及栅极电极403、404形成后，P通道晶体管元件106提供实质完整的P通道场效晶体管，并且N通道晶体管元件107提供实质完整的N通道场效晶体管。
进行于半导体结构100的进一步程序步骤可包括在半导体结构100上方沉积层间电介材料层、对晶体管元件106、107形成电气接触及/或形成互连电气导线、以及进一步后段制程。这些程序步骤可根据半导体结构形成用的习知技术予以进行。
本揭露不局限于将惰性气体的离子植入N通道晶体管元件107的通道区113的具体实施例。在其他具体实施例中，于离子布植程序204期间，可借由与图2所示的掩模203类似的掩模覆盖N通道晶体管元件107，并且第二半导体材料的第二层104可曝露于开口201的底部，其置于P通道晶体管元件106的通道区112上方。因此，在离子布植程序204中，惰性气体的离子选择性地植入P通道晶体管元件106的通道区112，并且实质并无惰性气体的离子植入N通道晶体管元件107的通道区113。因此，在类似于上述退火程序302的后续退火程序中，可修改P通道晶体管元件106的通道区112的弹性应力，并且N通道晶体管元件107的通道区113的弹性应力可维持实质不受影响。这在第一半导体材料的第一层103包括具有晶格常数小于基板基底102与第二半导体材料第二层104的材料的半导体材料的具体实施例中尤其有帮助。在此等具体实施例中，一开始，拉伸应力可呈现于晶体管元件106、107的通道区112、113中，其中拉伸应力可由第一半导体材料的第一层103所提供。由于惰性气体的离子进入P通道晶体管元件106的通道区112的布植及后续退火程序，故可松开第一半导体材料的第一层103的拉伸应力，并且P通道晶体管元件106的通道区112中的压缩应力可借由第二半导体材料的第二层104予以提供，其可在第一层103的弹性应力松开时变得具有应力。
以上所揭示的特殊具体实施例仅属描述性，正如本发明可以所属领域的技术人员所明显知道的不同但均等方式予以改进并且实践而具有本文的指导效益。例如，前述制程步骤可用不同顺序实施。另外，除了作为权利要求书中所述，对于本文所示构造或设计的细节无限制用意。因此，得以证实以上所揭示特殊具体实施例可予以改变或改进并且所有此等变化皆视为落于本发明的范畴及精神内。因此，本文所谋求的保护如权利要求书中所提。

Claims (15)

1.一种形成集成电路的方法，该方法包含：
提供基板，该基板包含基板基底、设于该基板基底上的第一半导体材料的第一层及设于该第一层上的第二半导体材料的第二层，其中，该第一半导体材料与该第二半导体材料具有不同的晶格常数；
形成电气绝缘结构，该电气绝缘结构在该基板上方具有第一开口与第二开口；
透过该电气绝缘结构的该第一开口将惰性气体的离子植入该基板的一部分中，且该第二开口在布植该惰性气体的所述离子期间借由该电气绝缘结构上的掩模予以覆盖；
在该电气绝缘结构的该第一开口中形成第一晶体管的栅极电极；以及
在该电气绝缘结构的该第二开口中形成第二晶体管的栅极电极。
2.根据权利要求1所述的方法，其中，该惰性气体的所述离子的至少一部分植入该基板基底与该第一半导体材料的该第一层的至少一者中。
3.根据权利要求2所述的方法，其中，随之布植的惰性气体的深度分布的最大值位于该第一半导体材料的该第一层内。
4.根据权利要求2所述的方法，其中，随之布植的惰性气体的深度分布的最大值位于该第一半导体材料的该第一层下方。
5.根据权利要求2所述的方法，更包含在布植该惰性气体的所述离子后以及在形成该栅极电极前进行退火程序。
6.根据权利要求5所述的方法，其中，该退火程序包含激光退火及闪光灯退火的至少一者。
7.根据权利要求5所述的方法，其中，该惰性气体为氦。
8.根据权利要求7所述的方法，其中，形成具有该第一开口与该第二开口的该电气绝缘结构包含：
形成栅极结构，各该栅极结构包含虚拟栅极电极及毗连该虚拟栅极电极的侧壁间隔物；
在该栅极结构上方沉积一层层间电介质；
进行化学机械研磨程序，该化学机械研磨程序曝露该虚拟栅极电极；以及
移除该虚拟栅极电极、该层间电介质及形成该电气绝缘结构的该侧壁间隔物，该第一开口与该第二开口设于该虚拟栅极电极的位置。
9.根据权利要求8所述的方法，其中，直接位于该第一半导体材料的该第一层下方的该基板基底的至少一部分包含硅，该第一半导体材料包含硅/锗，以及该第二半导体材料包含硅。
10.根据权利要求9所述的方法，其中，该第一半导体材料的该第一层包含锗浓度范围自20至40％的硅/锗并且具有范围自50至200nm的厚度，以及该第二半导体材料的该第二层具有范围自10至80nm的厚度。
11.根据权利要求10所述的方法，其中，该惰性气体的所述离子具有范围自80至200keV的能量，以及范围自1015至1016原子/cm2的该惰性气体的所述离子的剂量。
12.根据权利要求11所述的方法，其中，该第一晶体管的该栅极电极的形成包含在该基板上方沉积一层栅极绝缘材料和一层至少一个栅极电极材料，以及移除该栅极绝缘材料的该层和该至少一个栅极电极材料的该层位于该第一开口外侧的部分。
13.根据权利要求12所述的方法，其中，该栅极绝缘材料包含高k材料，以及该至少一个栅极电极材料包含金属。
14.根据权利要求13所述的方法，其中，该第一晶体管与该第二晶体管的其中一者为N通道晶体管且该第一晶体管与该第二晶体管的另一者为P通道晶体管。
15.根据权利要求14所述的方法，其中，该第一晶体管为N通道晶体管，以及该第二晶体管为P通道晶体管。
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