CN104184465B - 用于锁相环的鉴频鉴相器 - Google Patents

Abstract

本发明公开了一种用于锁相环的鉴频鉴相器，包括：四个边沿产生电路，分别在第一和二输入信号的上升和下降沿产生第一和二正负脉冲信号；第一和二MOS晶体管串联结构，分别由PMOS管和NMOS管串联而成，第一PMOS管的栅极连接第一负脉冲信号，第一NMOS管的栅极连接第二正脉冲信号，第二PMOS管的栅极连接第二负脉冲信号，第二NMOS管的栅极连接第一正脉冲信号；第一和二或非门，第一和二MOS晶体管串联结构的输出端信号经偶数个反相器的延时后连接分别连接到第一和二或非门的二个输入端，在第一和二或非门的输出端分别输出下降和上升控制信号。本发明能提高准确检测出相位差的工作频率，提高锁相环性能。

Description

用于锁相环的鉴频鉴相器

技术领域

本发明涉及一种半导体集成电路，特别是涉及一种用于锁相环的鉴频鉴相器。

背景技术

锁相技术虽然已提出近100年，在电子***中应用广泛，同时对性能的要求也越来越高。现在的PLL芯片向着频率高、频带宽、集成度大、功耗低、价格低廉、功能强大等方向发展，但是随着工作频率越来越高，由于鉴频鉴相器本身结构存在较大的“死区”是没有正确的检测出相位差而使锁相环性能下降，所以如何设计出用于较高频率的鉴频鉴相器是高性能锁相环设计需要解决的主要问题。

锁相环是具有非线性的反馈***。然而，通过线性分析可以对其基本的操作做出很好的近似。在这样的分析中，Laplace变换是一个很有用的工具。传输函数的相关概念，即描述一个线性电路的输入端和输出端在S域的关系，被用于分析PLL的开环和闭环特性。如图1所示，为一个简化的锁相环的S域示意图。模块101为鉴频鉴相器(phase-frequencydetectors,PFD)和电荷泵合并模块，由传输参数K_PFD表示，传输参数K_PFD等于I_CP/2π，Icp也即为图1中的Iout（s）。二阶环路滤波器形成的低通滤波器的阻抗由Z_LPF(S)表示。模块103表示压控振荡器（VCO），其转换增益K_VCO表示对于调谐电压Vcont（s）频率的敏感度。预分频电路104和低频分频器105分别用于分频，预分频电路104和低频分频器105分频比例分别由P和N表示，模块103输出频率信号Fout，预分频电路104输出频率信号Fout/P，低频分频器105输出频率信号F_bck。上述综合器即锁相环的开环传输函数可以定义成：

显示了一个由VCO引起的在原点处的极点。整个环路的动态特性由环路滤波器的传输函数决定，在这个例子中它是一个阻抗函数，它将电荷泵电流转换成VCO的调谐电压。Z_LPF(s)表示成

等式（2）表明第一个环路滤波器的极点在ω_p1＝0处，零点在

ω_z＝1/R₁C₁ （3）

两个在原点处的极点（第一个由于VCO产生，第二个为ω_p1）可以补偿当相位裕度为0时环路的非稳定。加入ω_z稳定了环路，合适的位置可以提供足够的相位裕度，以确保环路稳定。为了得到一个对于第二个极点有意义的表达式，即和ω_z相关。通过在公式（2）中引入变量m=(C₁+C₂)/C₂，得到：

它表明第二个环路滤波器的极点在

将Z_LPF(s)化简成

使用公式（6），开环传输函数可以重新写为：

其中A为

在波特图中可以画出开环传输函数的幅度和相位，用于查看极点和零点的位置以及环路稳定的条件。如图2所示，在零点ω_z，斜率由40下降为20dB/dec，更重要的是，使相位从-180度开始增加。幅值为1或者0-dB处相位的值称为相位裕度（PM）。频率的交叉点为PLL的环路带宽，由ω_c表示。后者的计算是通过使式（7）H_OL(s)的幅度为1，从而得到：

其中，φ_z=tan^-1(ω_c/ω_z)，φ_p2＝tan^-1(ω_c/ω_p2)。相位裕度表示为：

理想地，要使相位裕度最大以确保环路的稳定，当然也要满足决定极点和零点位置的电阻和电容值的变化。可能的最大相位裕度可以通过对公式（10）进行微分运算而得到：

将ω_c代入公式（10），得到最大相位裕度：

公式（11），（12）表明，对于最佳稳定（最大的PM），单位增益交叉点应该为零点和第二极点的几何平均值，因为这是相位离180度最远的位置。最大相位裕度由电容比例（m）唯一决定，它也是第二个极点（ω_p2）和零点（ω_z）的比值。使 可以注意到sin(φ_z)＝cos(φ_p2)，将公式（9）简化为

三阶PLL的闭环传输函数为：

由以上理论分析可知鉴频鉴相器一定程度上决定了锁相环性能的高低，所以PFD模块的速度及灵敏度设计至关重要。如图3所示，是现有用于锁相环的鉴频鉴相器的电路图；现有PFD由D触发器和与非门构成，它的两个基本RS触发器分别用于存储输入端输入的输入信号fin和fb，输出端输出的上升控制信号up和下降控制信号dn形成的反馈回路能够构成复位功能。在锁相环工作在稳定态时现有PFD存在较大的“死区”，这样会导致锁相环在锁定状态时存在大的抖动。另外一个重要因素是传统PFD采用的是内部反馈检测方法，触发信号即上升控制信号up和下降控制信号dn要经过六扇门的延迟才能抵达目标，这就严重限制了现有PFD在高频锁相环中的应用。如图4所示，为图3所示的现有锁相环结构在输入频率1GHz，两输入相差150ps方波条件下的仿真结果，理想情况下，上升控制信号up和下降控制信号dn包括三个状态，第一个状态是上升控制信号up和下降控制信号dn都为低电平；第二个状态是第一个状态是上升控制信号up为高电平，下降控制信号dn为低电平；第三个状态是第一个状态是上升控制信号up为低电平，下降控制信号dn为高电平。而上升控制信号up和下降控制信号dn都为高电平的状态在理想状态下是不存在的。而从图4可以看出检测输出上升控制信号up和下降控制信号dn存在大量的上升控制信号up和下降控制信号dn都为高电平的状态，完全不能正确的反映出fin、fb的相位差，也就会导致锁相环丧失了其功能。

发明内容

本发明所要解决的技术问题是提供一种用于锁相环的鉴频鉴相器，能提高准确检测出相位差的工作频率，提高锁相环性能。

为解决上述技术问题，本发明提供的用于锁相环的鉴频鉴相器包括：

第一下降沿产生电路，其输入端连接第一输入信号，输出端在所述第一输入信号的下降沿处产生第一负脉冲信号。

第一上升沿产生电路，其输入端连接第一输入信号，输出端在所述第一输入信号的上升沿处产生第一正脉冲信号。

第二下降沿产生电路，其输入端连接第二输入信号，输出端在所述第二输入信号的下降沿处产生第二负脉冲信号。

第二上升沿产生电路，其输入端连接第二输入信号，输出端在所述第二输入信号的上升沿处产生第二正脉冲信号。

第一MOS晶体管串联结构，由第一PMOS管和第一NMOS管串联而成，所述第一PMOS管的源极接电源、所述第一NMOS管的源极接地，所述第一PMOS管的栅极连接所述第一负脉冲信号，所述第一NMOS管的栅极连接所述第二正脉冲信号，所述第一PMOS管和所述第一NMOS管的漏极相连接并作为所述第一MOS晶体管串联结构的输出端。

第二MOS晶体管串联结构，由第二PMOS管和第二NMOS管串联而成，所述第二PMOS管的源极接电源、所述第二NMOS管的源极接地，所述第二PMOS管的栅极连接所述第二负脉冲信号，所述第二NMOS管的栅极连接所述第一正脉冲信号，所述第二PMOS管和所述第二NMOS管的漏极相连接并作为所述第二MOS晶体管串联结构的输出端。

第一或非门和第二或非门，所述第一MOS晶体管串联结构的输出端信号经M个第一反相器的延时后连接分别连接到所述第一或非门和所述第二或非门的第一输入端，所述第二MOS晶体管串联结构的输出端信号经M个第一反相器的延时后连接分别连接到所述第一或非门和所述第二或非门的第二输入端，M为偶数。

所述第一或非门的输出端输出下降控制信号，所述第二或非门的输出端输出上升控制信号。

进一步的改进是，所述第一下降沿产生电路包括第一与非门，所述第一输入信号通过一第二反相器形成第一反相信号，所述第一反相信号输入到所述第一与非门的第一输入端，所述第一反相信号通过N个第二反相器的延时和反相后输入到所述第一与非门的第二输入端，N为奇数，所述第一与非门的输出端输出所述第一负脉冲信号。

所述第一上升沿产生电路包括第二与非门，所述第一输入信号输入到所述第二与非门的第一输入端，所述第一输入信号通过N个第二反相器的延时和反相后输入到所述第二与非门的第二输入端，所述第二与非门的输出端通过一第三反相器的反相后输出所述第一正脉冲信号。

所述第二下降沿产生电路包括第三与非门，所述第二输入信号通过一第二反相器形成第二反相信号，所述第二反相信号输入到所述第三与非门的第一输入端，所述第二反相信号通过N个第二反相器的延时和反相后输入到所述第三与非门的第二输入端，所述第三与非门的输出端输出所述第二负脉冲信号。

所述第二上升沿产生电路包括第四与非门，所述第二输入信号输入到所述第四与非门的第一输入端，所述第二输入信号通过N个第二反相器的延时和反相后输入到所述第四与非门的第二输入端，所述第四与非门的输出端通过一第三反相器的反相后输出所述第二正脉冲信号。

进一步的改进是，M为2，N为3。

本发明采用全对称结构检测相位差能保证信号传递时间相同，本发明无内部反馈延时能使得锁相环能工作于更高的频率，从而也能保证在工作频率较高的时候能完好的检测出相位差，从而能提供给压控振荡器准确的控制电压，能减小抖动，使输出能精确的跟踪输入的变化，能给高性能锁相环提供保障，能实现高性能锁相环的设计目标。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是锁相环的S域示意图；

图2是锁相环的波特图；

图3是现有用于锁相环的鉴频鉴相器的电路图；

图4是图3所示的现有鉴频鉴相器的高频下的仿真结果；

图5是本发明实施例用于锁相环的鉴频鉴相器的电路图；

图6是图5所示的本发明实施例鉴频鉴相器的高频下的仿真结果。

具体实施方式

如图5所示，是本发明实施例用于锁相环的鉴频鉴相器的电路图。本发明实施例用于锁相环的鉴频鉴相器包括：

第一下降沿产生电路1，其输入端连接第一输入信号fin，输出端在所述第一输入信号fin的下降沿处产生第一负脉冲信号。本发明实施例中所述第一输入信号fin为所述锁相环接收的输入频率信号。

第一上升沿产生电路2，其输入端连接第一输入信号fin，输出端在所述第一输入信号fin的上升沿处产生第一正脉冲信号。

第二下降沿产生电路3，其输入端连接第二输入信号fb，输出端在所述第二输入信号fb的下降沿处产生第二负脉冲信号。本发明实施例中所述第二输入信号fb为所述锁相环产生的输出频率信号经过分频后产生的反馈信号。

第二上升沿产生电路4，其输入端连接第二输入信号fb，输出端在所述第二输入信号fb的上升沿处产生第二正脉冲信号。

第一MOS晶体管串联结构5，由第一PMOS管MP1和第一NMOS管MN1串联而成，所述第一PMOS管MP1的源极接电源、所述第一NMOS管MN1的源极接地，所述第一PMOS管MP1的栅极连接所述第一负脉冲信号，所述第一NMOS管MN1的栅极连接所述第二正脉冲信号，所述第一PMOS管MP1和所述第一NMOS管MN1的漏极相连接并作为所述第一MOS晶体管串联结构5的输出端。

第二MOS晶体管串联结构6，由第二PMOS管MP2和第二NMOS管MN2串联而成，所述第二PMOS管MP2的源极接电源、所述第二NMOS管MN2的源极接地，所述第二PMOS管MP2的栅极连接所述第二负脉冲信号，所述第二NMOS管MN2的栅极连接所述第一正脉冲信号，所述第二PMOS管MP2和所述第二NMOS管MN2的漏极相连接并作为所述第二MOS晶体管串联结构6的输出端。

第一或非门7和第二或非门8，所述第一MOS晶体管串联结构5的输出端信号经M个第一反相器13的延时后连接分别连接到所述第一或非门7和所述第二或非门8的第一输入端，所述第二MOS晶体管串联结构6的输出端信号经M个第一反相器13的延时后连接分别连接到所述第一或非门7和所述第二或非门8的第二输入端，M为偶数，在较佳实施例中M为2。

所述第一或非门7的输出端输出下降控制信号dn，所述第二或非门8的输出端输出上升控制信号up。

所述第一下降沿产生电路1包括第一与非门9，所述第一输入信号fin通过一第二反相器14形成第一反相信号，所述第一反相信号输入到所述第一与非门9的第一输入端，所述第一反相信号通过N个第二反相器14的延时和反相后输入到所述第一与非门9的第二输入端，N为奇数，所述第一与非门9的输出端输出所述第一负脉冲信号。在较佳实施例中N为3。

所述第一上升沿产生电路2包括第二与非门10，所述第一输入信号fin输入到所述第二与非门10的第一输入端，所述第一输入信号fin通过N个第二反相器14的延时和反相后输入到所述第二与非门10的第二输入端，所述第二与非门10的输出端通过一第三反相器15的反相后输出所述第一正脉冲信号。

所述第二下降沿产生电路3包括第三与非门11，所述第二输入信号fb通过一第二反相器14形成第二反相信号，所述第二反相信号输入到所述第三与非门11的第一输入端，所述第二反相信号通过N个第二反相器14的延时和反相后输入到所述第三与非门11的第二输入端，所述第三与非门11的输出端输出所述第二负脉冲信号。

所述第二上升沿产生电路4包括第四与非门12，所述第二输入信号fb输入到所述第四与非门12的第一输入端，所述第二输入信号fb通过N个第二反相器14的延时和反相后输入到所述第四与非门12的第二输入端，所述第四与非门12的输出端通过一第三反相器15的反相后输出所述第二正脉冲信号。

本发明实施例中所述第二反相器14和所述第三反相器15能够采用相同结构的反相器，也能所述第一反相器13、所述第二反相器14和所述第三反相器15都采用相同结构的反相器。从而图5可以看出，本发明实施例的四个边沿产生电路1、2、3和4都是采用反相器延时单元和与非门完成对输入信号边沿的检测，由于边沿检测电路也即边沿产生电路有着相同的逻辑路径，可以使得边沿信号同时对输入的变化做出反应，这样就避免了输入信号“死区”的存在。本发明实施例的输出的下降控制信号dn和上升控制信号up都没有反馈到输入端，所以本发明实施例采用的是非反馈机制的检测方法，所以速度得到了很大提高。本发明实施例输出端采用或非门来检测信号的差异，从而正确的反应出输入端的相位差。如图6所示，为图5所示的本发明实施例PFD在输入频率为1GHz，两输入相差为150ps即150皮秒的方波条件下的仿真结果，可以明显看出输出信号很好的反映了输入端的相差，更为满意的是下降控制信号dn为满幅，上升控制信号up最大仅有不到2mv的抖动，这样对整个锁相环性能的表现有很大帮助。所以经以上结果可以证明该结构的PFD在较高频段有着相当高的性能，对高频锁相环的应用有着重大意义。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (2)

1.一种用于锁相环的鉴频鉴相器，其特征在于，鉴频鉴相器包括：

第一下降沿产生电路，其输入端连接第一输入信号，输出端在所述第一输入信号的下降沿处产生第一负脉冲信号；

第一上升沿产生电路，其输入端连接第一输入信号，输出端在所述第一输入信号的上升沿处产生第一正脉冲信号；

第二下降沿产生电路，其输入端连接第二输入信号，输出端在所述第二输入信号的下降沿处产生第二负脉冲信号；

第二上升沿产生电路，其输入端连接第二输入信号，输出端在所述第二输入信号的上升沿处产生第二正脉冲信号；

第一MOS晶体管串联结构，由第一PMOS管和第一NMOS管串联而成，所述第一PMOS管的源极接电源、所述第一NMOS管的源极接地，所述第一PMOS管的栅极连接所述第一负脉冲信号，所述第一NMOS管的栅极连接所述第二正脉冲信号，所述第一PMOS管和所述第一NMOS管的漏极相连接并作为所述第一MOS晶体管串联结构的输出端；

第二MOS晶体管串联结构，由第二PMOS管和第二NMOS管串联而成，所述第二PMOS管的源极接电源、所述第二NMOS管的源极接地，所述第二PMOS管的栅极连接所述第二负脉冲信号，所述第二NMOS管的栅极连接所述第一正脉冲信号，所述第二PMOS管和所述第二NMOS管的漏极相连接并作为所述第二MOS晶体管串联结构的输出端；

第一或非门和第二或非门，所述第一MOS晶体管串联结构的输出端信号经M个第一反相器的延时后连接分别连接到所述第一或非门和所述第二或非门的第一输入端，所述第二MOS晶体管串联结构的输出端信号经M个第一反相器的延时后连接分别连接到所述第一或非门和所述第二或非门的第二输入端，M为偶数；

所述第一或非门的输出端输出下降控制信号，所述第二或非门的输出端输出上升控制信号；

所述第一下降沿产生电路包括第一与非门，所述第一输入信号通过一第二反相器形成第一反相信号，所述第一反相信号输入到所述第一与非门的第一输入端，所述第一反相信号通过N个第二反相器的延时和反相后输入到所述第一与非门的第二输入端，N为奇数，所述第一与非门的输出端输出所述第一负脉冲信号；

所述第一上升沿产生电路包括第二与非门，所述第一输入信号输入到所述第二与非门的第一输入端，所述第一输入信号通过N个第二反相器的延时和反相后输入到所述第二与非门的第二输入端，所述第二与非门的输出端通过一第三反相器的反相后输出所述第一正脉冲信号；

所述第二下降沿产生电路包括第三与非门，所述第二输入信号通过一第二反相器形成第二反相信号，所述第二反相信号输入到所述第三与非门的第一输入端，所述第二反相信号通过N个第二反相器的延时和反相后输入到所述第三与非门的第二输入端，所述第三与非门的输出端输出所述第二负脉冲信号；

所述第二上升沿产生电路包括第四与非门，所述第二输入信号输入到所述第四与非门的第一输入端，所述第二输入信号通过N个第二反相器的延时和反相后输入到所述第四与非门的第二输入端，所述第四与非门的输出端通过一第三反相器的反相后输出所述第二正脉冲信号。

2.如权利要求1所述的用于锁相环的鉴频鉴相器，其特征在于：M为2，N为3。