CN104124139A - 半导体结构的形成方法 - Google Patents

半导体结构的形成方法 Download PDF

Info

Publication number
CN104124139A
CN104124139A CN201310157910.6A CN201310157910A CN104124139A CN 104124139 A CN104124139 A CN 104124139A CN 201310157910 A CN201310157910 A CN 201310157910A CN 104124139 A CN104124139 A CN 104124139A
Authority
CN
China
Prior art keywords
layer
side wall
sacrifice layer
duo
semiconductor structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310157910.6A
Other languages
English (en)
Other versions
CN104124139B (zh
Inventor
张城龙
张翼英
何其旸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201310157910.6A priority Critical patent/CN104124139B/zh
Publication of CN104124139A publication Critical patent/CN104124139A/zh
Application granted granted Critical
Publication of CN104124139B publication Critical patent/CN104124139B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

一种半导体结构的形成方法，包括：提供半导体衬底；在所述半导体衬底上形成第一介质层；刻蚀第一介质层，形成若干分立的支撑层；在各支撑层两侧形成侧墙；在所述半导体衬底上形成牺牲层，所述牺牲层覆盖所述侧墙及所述支撑层；进行烘烤工艺，硬化牺牲层，所述牺牲层的材料为DUO或Si-ARC；研磨所述牺牲层至暴露出所述支撑层顶部；去除所述牺牲层和所述支撑层。本发明提供的半导体结构的形成方法能够避免在利用自对准图形技术的过程中，最终形成的线条图形歪斜不整齐的问题。

Description

半导体结构的形成方法
技术领域
本发明涉及半导体制造工艺，尤其涉及一种半导体结构的形成方法。
背景技术
随着集成电路产业的不断发展，半导体器件的尺寸越来越小，集成度越来越高。而为了能在芯片上集成数目更多、尺寸更小的晶体管，需要不断开发出新的技术以不断地缩减晶体管尺寸。其中，一个发展方向是自对准型双重图形技术（SADP，Self-Aligned Double Patterning），又称之为侧墙图形技术（SPT，Spacer Patterning Technology），该技术能有效实现线条密度的加倍，形成线宽和间距均很小的高密度平行线条。
现有SPT技术的实施如图1至图7所示，包括：
如图1所示，提供半导体衬底10，在半导体衬底10上从下至上依次形成有硬掩膜层11，第一介质层12和光刻胶层；在光刻胶层中形成分立的支撑层图形13，所述支撑层图形13的宽度为d，支撑层图形13之间的间距为3d。
如图2所示，以图1中的光刻胶层为掩膜，沿支撑层图形13刻蚀第一介质层12，形成分立的支撑层12'。
如图3所示，先利用沉积工艺在所述支撑层12'及所述硬掩膜11表面形成侧墙层；利用等离子体干法刻蚀刻蚀侧墙层，以在各支撑层12'两侧形成侧墙14'，所述侧墙14'最宽处的尺寸为d。
如图4所示，利用旋涂工艺在支撑层12'和侧墙14'上形成有机材料层15，以填充满侧墙14'之间的间隙，并覆盖过支撑层12'和侧墙14'。
如图5所示，利用化学机械研磨（CMP）磨平所述有机材料层15，并去除部分高度的支撑层12'和侧墙14'。
如图6所示，去除支撑层12'和剩余的有机材料层15，使得所述侧墙14'构成间距为d，宽度为d的线条图形，以便于在后续工艺中，成为所述硬掩膜层11的掩膜，从而最终能够在半导体衬底10中形成预设的间距为d，宽度为d的线条图形。
而实际生产过程中，容易发生由侧墙14'形成的线条图形歪斜不整齐的情况，如图6中所示。这会影响后续工艺形成的图形的质量，从而直接影响形成的半导体器件的性能。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，避免在利用自对准图形技术的过程中，最终形成的线条图形歪斜不整齐的问题。
为解决上述问题，本发明提供了一种半导体结构的形成方法，包括：
提供半导体衬底；
在所述半导体衬底上形成第一介质层；
刻蚀第一介质层，形成若干分立的支撑层；
在各支撑层两侧形成侧墙；
在所述半导体衬底上形成牺牲层，所述牺牲层覆盖所述侧墙及所述支撑层；
进行烘烤工艺，硬化牺牲层，所述牺牲层的材料为DUO或Si-ARC；
研磨所述牺牲层至暴露出所述支撑层顶部；
去除所述牺牲层和所述支撑层。
可选的，形成所述牺牲层的工艺为旋涂工艺。
可选的，所述DUO为DUOTM248或DUOTM193FS。
可选的，所述烘烤工艺采用的温度为150℃～200℃，时间为30s～60s。
可选的，研磨所述牺牲层的方法为化学机械研磨工艺。
本发明的技术方案还提供了一种半导体结构的形成方法，包括：
提供半导体衬底；
在所述半导体衬底上形成第一介质层；
刻蚀第一介质层，形成若干分立的支撑层；
在各支撑层两侧形成侧墙；
去除所述侧墙之间的所述支撑层；
在所述半导体衬底上形成牺牲层，所述牺牲层覆盖所述侧墙；
进行烘烤工艺，硬化牺牲层，所述牺牲层的材料为DUO或Si-ARC；
研磨所述牺牲层至暴露出所述侧墙顶部；
去除所述牺牲层。
可选的，形成所述牺牲层的工艺为旋涂工艺。
可选的，所述DUO为DUOTM248或DUOTM193FS。
可选的，所述烘烤工艺采用的温度为150℃～200℃，时间为30s～60s。
可选的，研磨所述牺牲层的方法为化学机械研磨工艺。
与现有技术相比，本发明具有以下优点：
在现有自对准图形技术的工艺过程中，在所述侧墙形成好之后，利用DUO层或Si-ARC层作为牺牲层填充侧墙之间，由于这两种材质具有良好的沟槽填充性，能够填充满所述侧墙之间；并且这两种材质可以利用烘烤变得坚硬，可以在后续的CMP工艺中起到支撑作用，避免了在后续化学机械研磨工艺中侧墙会变得歪斜，使得最终形成的线条图形歪斜不整齐的问题。
附图说明
图1至图7是现有技术中的一种SPT技术的示意图；
图8至图14是本发明的实施例中提供的一种半导体结构的制造方法的示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
发明人经过多次的试验和考察发现，出现图6所示的问题的原因在于：在上述自对准双重图形技术的工艺过程中，一般采用底部有机涂层（Barc）作为第一介质层12，以确保形成的支撑层12'的侧壁具有良好的竖直性和光滑性。底部有机涂层一般通过旋涂形成，必须要使底部有机涂层超过一定的厚度（一般为）才能使得其表面的平整性满足要求。这使得形成的支撑层12'的高度也得超过这个厚度，若最终要形成的图形的尺寸很小，会导致支撑层12'和侧墙14'的高宽比很大。而由于底部有机涂层和有机材料层15的质地比较软，在利用化学机械研磨形成如图5所示的结构的过程中，侧墙14'容易歪斜或者弯曲，从而导致出现如图6所示，由侧墙14'形成的线条图形歪斜不整齐的情况。
DUO为Honeywell（霍尼韦尔）公司出产的用于大马士革工艺的材料，其具有良好的沟槽填充性，主要有DUOTM248和DUOTM193FS两种型号。
发明人发现DUO经过烘烤之后，具有非常硬的硬度。于是，发明人创造性的提出，在所述侧墙形成好之后，利用DUO填充在侧墙之间。由于其具有良好的沟槽填充性，其能够填充满所述侧墙之间；然后利用烘烤，可以使得其质地变坚硬。在后续的CMP工艺中，坚硬的DUO可以起到支撑支撑层12'的作用，避免支撑层12'在CMP过程中变歪，出现图8中的情况，影响后续工艺。
类似的，所述DUO也可以用Si-ARC代替，Si-ARC中富含硅，所以比一般的Barc硬度要高。
后续工艺中，所述DUO和Si-ARC可以利用CLK888来去除。CLK888又称为BAKER CL\k-888LM清除剂，为Mallinckrodt Baker公司出产，主要有效成分为氢氧化烷基铵。所述CLK888可以彻底去除DUO和Si-ARC，不留残渣。
具体的，本实施例的工艺过程包括：
如图7所示，提供半导体衬底100，在半导体衬底100上形成有硬掩膜层101，在所述硬掩膜层101上形成有第一介质层102。
本实施例中，所述半导体衬底100可以为硅片表面的外延层，需要在其上形成若干等距排布的栅极。在其它实施方式中，所述半导体衬底100也可以为需要形成若干等距的细小沟槽的层间介质层，或者别的需要形成细小的线条的半导体材料层或介质层。
本实施例中，所述硬掩膜层101的材质为氮化钛、氧化硅或无定形碳等介质材料中的一种。其形成方式可以为沉积、旋涂等方式中的一种。
在本实施例中，所述第一介质层102为底部有机涂层，所述底部有机涂层经过选择性刻蚀形成的侧面具有良好的垂直性。
在本实施例中，所述第一介质层102的厚度超过这是由于形成底部有机涂层的工艺一般为旋涂。当旋涂形成的底部有机涂层表面均匀性和平整性满足要求时，其厚度一般会超过
具体的，本实施例中，需要采用自对准双重曝光图形技术在硬掩膜层101中形成需要的线条图形，之后利用硬掩膜层101为掩膜进行刻蚀，在半导体衬底100中形成需要的图形。本实施例中，以最终在硬掩膜层101中需要形成的线条为间距和宽度为d的线条为例。
如图8所示，利用光刻和刻蚀工艺在第一介质层102中形成具有若干分立的支撑层102'。
在本步骤中，需要形成的支撑层102'的宽度为d，间距为3d。在其它实施方式中，所述支撑层102'的间距和宽度的关系也可以为其它关系，所述支撑层102'的间距和宽度的大小可以为任何光刻能够实现的其它尺寸。
具体的，本实施例中，所述形成支撑层102'的方法为：在所述第一介质层102上形成光刻胶层；然后进行曝光显影，以在光刻胶层中形成支撑层图形；然后以光刻胶层为掩膜利用各向异性的等离子体干法刻蚀刻蚀所述第一介质层102，在所述第一介质层102中形成若干分立的支撑层102'；然后去除光刻胶层。
由于所述第一介质层102的材质为底部有机涂层，且这一步骤中采用具有良好各向异性的等离子体干法刻蚀刻蚀第一介质层102。使得在第一介质层102中形成的支撑层102'的侧壁具有良好的垂直型和光滑性。
如图9所示，在支撑层102'和硬掩膜层101上形成侧墙层104。
所述侧墙层104的材质需要与所述第一介质层102和硬掩膜层101不同。本实施例中，所述侧墙层104的材质为氧化硅、磷硅玻璃、无定型碳中的一种。形成侧墙层104的工艺为化学气相沉积。在形成过程中，需要控制所述侧墙层104在侧面的厚度等于或者略大于d。
在其它实施方式中，所述形成侧墙层104的工艺也可以为物理气相沉积、原子层沉积等工艺中的一种。
如图10所示，利用等离子干法刻蚀去除侧墙层104中位于水平方向上的部分，形成侧墙104'。在本步骤中保持形成的侧墙104'的宽度为d。
由于支撑层102'的侧壁具有良好的垂直性和光滑性，使得形成在支撑层102'两侧的所述侧墙层104'的侧壁也具有良好的垂直性和光滑性。
如图11所示，在侧墙104'之间填充牺牲层105，所述牺牲层105可以填充超过所述侧墙104'表面。
所述牺牲层105的材质为DUO层或Si-ARC层（含硅有机涂层）。
DUO为Honeywell（霍尼韦尔）国际公司出产的用于双大马氏革工艺中用的试剂，主要有DUOTM248和DUOTM193FS两种型号。其具有良好的沟槽填充能力，一般用于高深宽比或者别的难以填充的沟槽的填充。
而本发明的发明人发现，DUO在烘烤之后质地可以变得很坚硬。由于其良好的填充能力，其可以填充满侧墙104'之间的空隙，经过烘烤之后，侧墙104'之间填充满坚硬的DUO。所述烘烤可以在干燥的真空或氮气中进行，烘烤温度为150℃～200℃。
Si-ARC层为富含硅的有机涂层。由于Si-ARC富含硅，其硬度比一般的底部有机涂层要硬。
在本实施例中，所述牺牲层105为DUO层。
如图12所示，利用化学机械研磨（CMP），磨平所述牺牲层105，并去除部分高度的支撑层102'和侧墙104'。
其中，支撑层102'的高宽比比较大，形成的侧墙104'与其具有一样的宽度（d）和高度，也具有相同的高宽比。在后续的刻蚀工艺中，具有较大高宽比的侧墙104'容易发生坍塌。故在本步骤中，需要利用CMP降低侧墙104'的高度。
由于牺牲层105的质地很坚硬，填充在侧墙104'之间，给侧墙104'足够的支撑力和保护，使得本步骤的CMP不会把侧墙104'压得歪斜或者弯曲。
如图13所示，去除图12中的支撑层102’和剩余的牺牲层105，使得所述侧墙104'构成间距为d，宽度为d的线条图形。所述线条图形便于在后续工艺中做所述硬掩膜层101的掩膜，从而最终能够在半导体衬底100中形成预设的间距为d，宽度为d的线条图形。由于前面工艺中侧墙层104'的侧壁具有良好的垂直性和光滑性，使得后续以侧墙104'为掩膜对硬掩膜层101的刻蚀能够实现精确的线条图形转移。
所述牺牲层利用CLK888去除，其中CLK888为Mallinckrodt Baker公司提供的清除剂，含有专用溶剂和氢氧化烷基铵。所述支撑层102'利用灰化法去除。
在其他实施方式中，在形成侧墙104'之后，形成牺牲层105之前，也可以先将图10中的支撑层102'去除，然后再形成牺牲层105，如图14所示。然后，再进行CMP，去除牺牲层。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上形成第一介质层；
刻蚀第一介质层，形成若干分立的支撑层；
在各支撑层两侧形成侧墙；
在所述半导体衬底上形成牺牲层，所述牺牲层覆盖所述侧墙及所述支撑层；
进行烘烤工艺，硬化牺牲层，所述牺牲层的材料为DUO或Si-ARC；
研磨所述牺牲层至暴露出所述支撑层顶部；
去除所述牺牲层和所述支撑层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述牺牲层的工艺为旋涂工艺。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述DUO为DUOTM248或DUOTM193FS。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述烘烤工艺采用的温度为150℃～200℃，时间为30s～60s。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，研磨所述牺牲层的方法为化学机械研磨工艺。
6.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上形成第一介质层；
刻蚀第一介质层，形成若干分立的支撑层；
在各支撑层两侧形成侧墙；
去除所述侧墙之间的所述支撑层；
在所述半导体衬底上形成牺牲层，所述牺牲层覆盖所述侧墙；
进行烘烤工艺，硬化牺牲层，所述牺牲层的材料为DUO或Si-ARC；
研磨所述牺牲层至暴露出所述侧墙顶部；
去除所述牺牲层。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，形成所述牺牲层的工艺为旋涂工艺。
8.如权利要求6所述的半导体结构的形成方法，其特征在于，所述DUO为DUOTM248或DUOTM193FS。
9.如权利要求6所述的半导体结构的形成方法，其特征在于，所述烘烤工艺采用的温度为150℃～200℃，时间为30s～60s。
10.如权利要求6所述的半导体结构的形成方法，其特征在于，研磨所述牺牲层的方法为化学机械研磨工艺。
CN201310157910.6A 2013-04-28 2013-04-28 半导体结构的形成方法 Active CN104124139B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310157910.6A CN104124139B (zh) 2013-04-28 2013-04-28 半导体结构的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310157910.6A CN104124139B (zh) 2013-04-28 2013-04-28 半导体结构的形成方法

Publications (2)

Publication Number Publication Date
CN104124139A true CN104124139A (zh) 2014-10-29
CN104124139B CN104124139B (zh) 2016-12-28

Family

ID=51769510

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310157910.6A Active CN104124139B (zh) 2013-04-28 2013-04-28 半导体结构的形成方法

Country Status (1)

Country Link
CN (1) CN104124139B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108666269A (zh) * 2018-04-26 2018-10-16 上海华力集成电路制造有限公司 一种整合虚拟侧墙工艺的方法
CN109216163A (zh) * 2017-06-29 2019-01-15 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
CN113130751A (zh) * 2021-03-02 2021-07-16 长鑫存储技术有限公司 半导体结构的制作方法和半导体结构
CN113506728A (zh) * 2021-06-29 2021-10-15 长江存储科技有限责任公司 半导体结构的制作方法以及半导体结构

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1877794A (zh) * 2005-06-06 2006-12-13 中芯国际集成电路制造(上海)有限公司 一种90nm沟槽刻蚀和130nm沟槽刻蚀混合生产的方法
KR20100083581A (ko) * 2009-01-14 2010-07-22 삼성전자주식회사 반도체 소자의 형성방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109216163A (zh) * 2017-06-29 2019-01-15 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
CN108666269A (zh) * 2018-04-26 2018-10-16 上海华力集成电路制造有限公司 一种整合虚拟侧墙工艺的方法
CN113130751A (zh) * 2021-03-02 2021-07-16 长鑫存储技术有限公司 半导体结构的制作方法和半导体结构
CN113506728A (zh) * 2021-06-29 2021-10-15 长江存储科技有限责任公司 半导体结构的制作方法以及半导体结构
CN113506728B (zh) * 2021-06-29 2024-04-23 长江存储科技有限责任公司 半导体结构的制作方法以及半导体结构

Also Published As

Publication number Publication date
CN104124139B (zh) 2016-12-28

Similar Documents

Publication Publication Date Title
CN109786458B (zh) 半导体器件及其形成方法
US8101497B2 (en) Self-aligned trench formation
CN103985711A (zh) 具有减少的寄生电容量的FinFET及其制造方法
CN107346759B (zh) 半导体结构及其制造方法
CN105655286A (zh) 半导体结构的形成方法
KR20130015145A (ko) 반도체 소자의 미세 패턴 형성 방법
US8932936B2 (en) Method of forming a FinFET device
CN104681487A (zh) 用于嵌入hk-mg工艺中的***栅极存储器的cmp制造方案
CN106941103A (zh) Nand存储器的形成方法
CN112420716B (zh) 一种半导体器件及其制备方法
US9443946B2 (en) Method of manufacturing an embedded split-gate flash memory device
TWI397974B (zh) 分離式字元線之製程
CN104124139A (zh) 半导体结构的形成方法
TWI607573B (zh) 半導體結構的製造方法
CN109686702B (zh) 半导体结构及其形成方法
CN108122840B (zh) 一种半导体器件及制备方法、电子装置
CN106601687B (zh) 一种半导体器件及其制备方法、电子装置
CN105633021A (zh) 半导体元件的制造方法
CN102468149B (zh) 金属栅电极的制作方法
CN113394087B (zh) 后栅工艺中伪栅平坦化方法
CN111312590B (zh) 一种改善鳍型场效应晶体管栅高均匀性的方法
KR100607330B1 (ko) 반도체 소자의 소자 분리막 형성 방법
CN105097516A (zh) 一种FinFET器件及其制造方法、电子装置
CN101728307B (zh) 浅沟槽隔离结构的制作方法
CN110085555B (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant