CN104103119A - 一种高速纸币冠字号码识别***及其实现方法 - Google Patents
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Abstract
本发明公开了一种高速纸币冠字号码识别***及其实现方法,解决纸币冠字号码提取及识别***存在结构复杂、成本高、处理速度慢的问题。本发明包括上位机,与上位机双向连接的USB3.0控制芯片,与USB3.0控制芯片双向连接的flash存储器,与USB3.0控制芯片双向连接的FPGA模块,与FPGA模块双向连接的同步动态随机存储器,输出端与FPGA模块输入端连接的模数转换器,与FPGA模块输出端连接的CIS传动模块,以及与CIS传动模块连接并的CIS传感器;CIS传感器与模数转换器的输入端连接。本发明结构简单、成像速度快、数据处理效率高,可以很好地降低成本投入,大幅优化了纸币冠字号码识别***的性能。
Description
技术领域
本发明涉及一种纸币冠字号码识别***,具体涉及的是一种高速纸币冠字号码识别***及其实现方法。
背景技术
在现有的金融***中存在着一种纸币冠字号码提取及识别***,该种纸币冠字号提取识别***是基于FPGA+DSP设计结构处理图像的方案,能够根据纸币上的冠字号码来判断钞票真伪。然而,现有的纸币冠字号码提取及识别***方案存在着以下缺陷:
(1)流程繁杂,处理时间长,不利于***快速扫描纸币;
(2)成本高,由于***上多加了DSP芯片及***电路,增加了开销成本;
(3)***稳定性不高,众所周知,***的稳定性与***的复杂度成反比。
因此,需要设计一种结构简单、处理速度快、成本低廉的纸币冠字号码提取及识别***。
发明内容
本发明的目的在于提供一种高速纸币冠字号码识别***及其实现方法,主要解决现有的纸币冠字号码提取及识别***存在结构复杂、成本高、处理速度慢的问题。
为了实现上述目的,本发明采用的技术方案如下:
一种高速纸币冠字号码识别***,包括上位机,与该上位机双向连接的USB3.0控制芯片,与USB3.0控制芯片双向连接、用于存储该USB3.0控制芯片运行代码的flash存储器,与该USB3.0控制芯片双向连接的FPGA模块,与FPGA模块双向连接的同步动态随机存储器,输出端与该FPGA模块输入端连接的模数转换器,与该FPGA模块输出端连接的CIS传动模块,以及与该CIS传动模块连接并由其控制传动的CIS传感器;所述CIS传感器与模数转换器的输入端连接。
作为优选,所述USB3.0控制芯片的工作频率至少为300MHz。
进一步地,所述USB3.0控制芯片的工作频率大于或等于300MHz,并且小于或等于400MHz。
基于上述硬件基础上,本发明还提供了该高速纸币冠字号码识别***的实现方法,包括以下步骤:
(1)上位机向USB3.0控制芯片发出指令,由该USB3.0控制芯片进行处理,并传输FPGA模块;
(2)FPGA模块根据指令为各个模块提供时钟信号,并在点亮CIS传感器后,通过CIS传动模块控制CIS传感器采集纸币上的冠字号的图像数据;
(3)CIS传感器采集图像数据后,传输至模数转换器中转换成数字信号,并存储至同步动态随机存储器;
(4)待数据传输完毕后,FPGA模块读取数据并进行处理,然后传输至USB3.0控制芯片中进行数据比对,由该USB3.0控制芯片识别纸币上的冠字号码并将其提取出来,并传输至上位机;
(5)上位机接收数据后,将其进行处理并显示冠字号码图像。
进一步地,所述步骤(1)~(4)中,USB3.0控制芯片从flash存储器中调用相应的运行代码。
与现有技术相比,本发明具有以下有益效果:
(1)本发明设计合理,使用方便,图像处理效率高。
(2)本发明所采用的CIS传感器,具有体积小,安装方便,无需外接光源,功耗低和成像零畸变的优点,相比于CCD和CMOS,成本也低廉很多。
(3)本发明设置了USB3.0控制芯片,其在基于CYUSB3014技术基础上,通过结合上位机和FPGA模块,不仅可以很好地根据采集到的纸币上冠字号图像进行比对,然后识别出其中的冠字号码并将其单独提取出来,而且具有快速传输数据的功能,因而不仅大幅提升了数据的处理速度,并且提高了采集的精度以及采集冠字号码的准确率。本发明通过软硬件的有效结合,省略了DSP芯片及***电路的设计,既简化了***结构设计,又有效地降低了成本,并且增强了***的稳定性,本发明很好地做到了技术与成本之间的相对平衡。
(4)本发明还设置了flash存储器,用于储存USB3.0控制芯片的运行代码,由于flash存储器具有断电也能长久保持数据的特点,因此,其也确保了USB3.0控制芯片能够在任何时候接收到上位机指令和FPGA模块反馈的数据后快速调用相应的运行代码,并进行相应的处理工作。
(5)本发明性价比高、实用性强、性能稳定,其具有很高的应用价值和推广价值。
附图说明
图1为本发明的***结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步说明,本发明的实施方式包括但不限于下列实施例。
实施例
如图1所示,本发明包括上位机、USB3.0控制芯片、flash存储器、FPGA模块、模数转换器、同步动态随机存储器(SDRAM)、CIS传动模块以及CIS传感器,其中,所述USB3.0控制芯片与上位机双向连接;所述flash存储器和FPGA模块均与USB3.0控制芯片双向连接,flash存储器用于存储USB3.0控制芯片的运行代码,并在USB3.0控制芯片工作时从中调用出相应的代码;所述模数转换器与FPGA模块的输入端连接;所述同步动态随机存储器与FPGA模块双向连接;所述CIS传动模块与FPGA模块的输出端连接;而CIS传感器则同时与模数转换器的输入端和CIS传动模块连接。
下面对本发明的工作流程进行介绍,如下所述:
上位机向USB3.0控制芯片发出扫描采集指令,由该USB3.0控制芯片处理后,传输至FPGA模块。FPGA模块接收到指令后,开始工作,其为各个模块提供时钟信号,并向CIS传动模块发出指令,控制CIS传感器采集纸币上的冠字号的图像数据并输出到模数转换器中。模数转换器在FPGA模块提供的转换时钟信号下,将CIS传感器输出的模拟信号转为数字信号,并持续传输至同步动态随机存储器中存储。待完整的图像数据传输完毕后,FPGA模块读取图像数据并对其进行处理,入传输至USB3.0控制芯片中,由该USB3.0控制芯片对接收的图像数据对比,识别出纸币上的冠字号码并将其提取出来,然后传输至上位机处理并进行显示。
上述数据传输过程中,为进一步提高数据的传输速度,所述USB3.0控制芯片的工作频率至少为300MHz,而为了配合本发明***的硬件及实际应用,其最佳的工作频率为300MHz到400MHz之间。
本发明在基于CYUSB3014技术基础上,通过软硬件的结合,合理地实现了快速传输数据和处理数据,并简化***结构和降低成本的目的,据不完全统计,相比现有的FPGA+DSP结构处理图像方案,本发明在数据传输速度提高了三倍,而在成本控制方面则降低了约二分之一,因此,其技术进步十分明显,完全符合科技发展的潮流。
上述实施例仅为本发明较佳的实现方式之一,不应当用于限制本发明的保护范围,凡在本发明的精神原则下所作出的毫无实质意义的改动或润色,其所解决的技术问题实质上与本发明一致的,均应当概括在本发明的保护范围之内。
Claims (5)
1.一种高速纸币冠字号码识别***,其特征在于,包括上位机,与该上位机双向连接的USB3.0控制芯片,与USB3.0控制芯片双向连接、用于存储该USB3.0控制芯片运行代码的flash存储器,与该USB3.0控制芯片双向连接的FPGA模块,与FPGA模块双向连接的同步动态随机存储器,输出端与该FPGA模块输入端连接的模数转换器,与该FPGA模块输出端连接的CIS传动模块,以及与该CIS传动模块连接并由其控制传动的CIS传感器;所述CIS传感器与模数转换器的输入端连接。
2.根据权利要求1所述的一种高速纸币冠字号码识别***,其特征在于,所述USB3.0控制芯片的工作频率至少为300MHz。
3.根据权利要求2所述的一种高速纸币冠字号码识别***,其特征在于,所述USB3.0控制芯片的工作频率大于或等于300MHz,并且小于或等于400MHz。
4.一种高速纸币冠字号码识别***的实现方法,其特征在于,包括以下步骤:
(1)上位机向USB3.0控制芯片发出指令,由该USB3.0控制芯片进行处理,并传输FPGA模块;
(2)FPGA模块根据指令为各个模块提供时钟信号,并在点亮CIS传感器后,通过CIS传动模块控制CIS传感器采集纸币上的冠字号的图像数据;
(3)CIS传感器采集图像数据后,传输至模数转换器中转换成数字信号,并存储至同步动态随机存储器;
(4)待数据传输完毕后,FPGA模块读取数据并进行处理,然后传输至USB3.0控制芯片中进行数据比对,由该USB3.0控制芯片识别纸币上的冠字号码并将其提取出来,并传输至上位机;
(5)上位机接收数据后,将其进行处理并显示冠字号码图像。
5.根据权利要求4所述的一种高速纸币冠字号码识别***的实现方法,其特征在于,所述步骤(1)~(4)中,USB3.0控制芯片从flash存储器中调用相应的运行代码。
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