CN103679917A

CN103679917A - 一种基于fpga的高速纸币冠字号码提取识别***及其实现方法

Info

Publication number: CN103679917A
Application number: CN201410004468.8A
Authority: CN
Inventors: 陈镇龙; 李汶洲; 代君; 宋昀岑; 罗颖
Original assignee: CHENGDU HOLDTECS Co Ltd
Current assignee: CHENGDU HOLDTECS Co Ltd
Priority date: 2014-01-06
Filing date: 2014-01-06
Publication date: 2014-03-26

Abstract

本发明公开了一种基于FPGA的高速纸币冠字号码提取识别***，其特征在于，主要由信号后期处理模块（1），与该信号后期处理模块（1）相连接的FPGA模块（2），以及与该FPGA模块（2）相连接的两个图像采集单元构成；所述每个图像采集单元均由与FPGA模块（2）相连接的A/D转换器（3），与该A/D转换器（3）相连接的控制信号驱动电路（4）和信号调理电路模块（5），以及与该控制信号驱动电路（4）和信号调理电路模块（5）同时相连接的CIS图像传感器（6）组成。本发明采用FPGA模块作为全局控制核心，不仅其运行速率高、具有丰富的逻辑单元及I/O接口，而且还能有效的完成对整体***的综合调度。

Description

一种基于FPGA的高速纸币冠字号码提取识别***及其实现方法

技术领域

本发明涉及一种纸币识别***，具体是指一种基于FPGA（现场可编程门阵列）的高速纸币冠字号码提取识别***及其实现方法。

背景技术

纸币的冠号和数字编号是用来记录纸币发行序列的，由于冠字号码具有唯一性，因此在纸币出入库时记录每张纸币的号码，建立币码档案，可以使金融部门等有效跟踪纸币在社会的流通情况，并进行有效监管，从而有利于解决类似抢劫运钞车、洗钱等重大社会问题。按照国家标准要求，银行等金融行业必须配备具有冠字号码提取、识别功能的A类点钞机。

我国冠字号码提取及识别技术起步较晚，目前还处于应用试验阶段。虽然南京航天航空大学利用CCD采集设备对钞票图像进行采集并在单片机上进行了相关处理，但该产品实时性很低，很难满足冠字号码快速识别的要求。同时，汉王公司开发了基于OCR技术的人民币冠字号识别专用产品，但此产品需要专用的扫描仪实现图像采集，不仅成本很高，而且携带非常不方便。因此，开发一种高速有效、精确度高、价格低廉的冠字号提取及识别***便是人们所要解决的重要技术难题。

发明内容

本发明的目的在于克服目前人们还无法高效、精确的完成对纸币图形中冠字号码的提取及识别的缺陷，提供一种基于FPGA的高速纸币冠字号码提取识别***。

本发明的另一目的是提供一种基于FPGA的高速纸币冠字号码提取识别***的实现方法。

本发明的目的通过下述技术方案实现：一种基于FPGA的高速纸币冠字号码提取识别***，主要由信号后期处理模块，与该信号后期处理模块相连接的FPGA模块，以及与该FPGA模块相连接的两个图像采集单元构成；所述每个图像采集单元均由与FPGA模块相连接的A/D转换器，与该A/D转换器相连接的控制信号驱动电路和信号调理电路模块，以及与该控制信号驱动电路和信号调理电路模块同时相连接的CIS图像传感器组成。

为了较好的实现本发明，其中所述的信号后期处理模块采用DSP图像处理***，而所述的控制信号驱动电路为TTL信号驱动电路，而信号调理电路模块则为模拟图像信号滤波电路。

为了确保使用效果，所述CIS图像传感器采用1：1的扫描性能，而FPGA模块的工作频率则为100MHZ以上。

一种基于FPGA的高速纸币冠字号码提取识别***的实现方法，主要包括以下步骤：

（1）***启动并处于IDLE空闲状态；

（2）***判断是否有帧触发信号，有，则***进入图像采集等待状态；否，则***维持帧触发信号检测状态；

（3）当纸币的前端达到图像传感器CIS的设置位置时，***开始进行纸币正反两面的图像采集，并对纸币进行冠字号码提取识别处理；

（4）当纸币的末端越过图像传感器CIS的设置位置后，***结束该张纸币的图像采集，并返回步骤（2）。

进一步地，步骤（3）中所述的“进行冠字号码提取识别处理”具体是指依次对纸币进行二值化处理、投影字符分割处理和字符相交运算处理。

所述的“二值化处理”是指：预先设定一个阈值，并将纸币图像数据的每个像素均与该阈值相减，若其差值大于0，则将该点设为1；若其差值小于或等于0，则将该点设为0。

所述的“投影字符分割处理”具体包括以下步骤：

（A1）读取二值化处理后的图像数据；

（A2）对该图像在X方向上进行投影，得到一条（X，proj）曲线，并对该曲线进行平滑；

（A3）找到该曲线的所有波谷，则相邻波谷之间就是一个字符的所在区域，同时根据波谷位置得到每一个字符在X轴上的起始和结束位置；

（A4）计算每一个字符在Y轴上的投影，并根据投影找到每一个字符在Y轴上的起始和结束位置。

所述的“字符相交运算处理”，其采用的公式为：cov ＝ sum(model[i] * check[i]) / sqrt(sum(model[i] * model[i]) * sum(check[i] * check[i]))。

本发明较现有技术相比具有以下优点及有益效果：

（1）本发明不仅整体结构非常简单，其制作和维护成本较低，而且便于携带。

（2）本发明所采用的CIS 图像传感器，不仅适合采集运动状态下的图像，而且其成像效果较好、价格便宜，能明显的降低安装和维护要求。

（3）本发明采用FPGA模块作为全局控制核心，不仅其运行速率高、具有丰富的逻辑单元及I/O接口，而且还能有效的完成对整体***的综合调度，进而实现多任务协调控制，提高处理速率。

附图说明

图1为本发明的整体结构示意图。

图2为本发明的控制信号驱动电路结构示意图。

图3为本发明的信号调理电路模块电路结构示意图。

图4为本发明的整体流程示意图。

图5为本发明的投影字符分割处理流程示意图。

其中，以上附图中的附图标记分别为：

1—信号后期处理模块，2—FPGA模块，3—A/D转换器，4—控制信号驱动电路，5—信号调理电路模块，6—CIS图像传感器。

具体实施方式

下面结合实施例对本发明作进一步地详细说明，但本发明的实施方式不限于此。

实施例1

如图1所示，本发明的***主要包括有信号后期处理模块1， FPGA模块2和设置在验钞口两侧并用于采集纸币两面图像的图像采集单元。其中，FPGA模块2是本发明的全局控制核心，其工作频率为100MHZ以上。信号后期处理模块1则采用目前技术非常成熟的DSP图像处理***来实现。

图像采集单元的数量为2个，用于采集纸币在运动状态下的图像。其是由与FPGA模块2相连接的A/D转换器3，与该A/D转换器3相连接的控制信号驱动电路4和信号调理电路模块5，以及与该控制信号驱动电路4和信号调理电路模块5同时相连接的CIS图像传感器6组成。

其中，CIS图像传感器6的性能和灵敏度决定了所采集图像的性能，为了确保采集效果，该CIS图像传感器6的扫描性能优先采用1：1来实现。运行时，FPGA模块2向CIS图像传感器6发送点亮光源信号，并启动信号SI及时钟控制信号CLK，让CIS图像传感器6对纸币正反两面同时进行图像采集。同时，FPGA模块2还为A/D转换器3提供时钟信号CLK，而A/D转换器3则在FPGA模块2提供的转换时钟下，将CIS图像传感器6所输出的模拟信号转为数字信号，并完成包括图像二值化、字符分割、字符识别等数字图像处理，最终实现每张纸币冠字号的提取和识别。

为了确保使用效果，该控制信号驱动电路4优先采用TTL信号驱动电路来实现，即使用方向可控的八路缓冲器74HCT245来对CIS图像传感器6进行直接驱动，以实现数据总线的双向异步通讯，其结构如图2所示。所述的信号调理电路模块5则采用模拟图像信号滤波电路来实现，即使用射极跟随器及耦合电容对模拟图像信号进行跟随耦合以适应A/D转换器3的输入需求，得到高质量的图像，其结构如图3所示。

实施例2

本实施例为在实施1的基础上的具体实现方法，其主要步骤如图4所示，即具体包括：

（1）***启动并处于IDLE空闲状态；

其中，步骤（3）中所述的“进行冠字号码提取识别处理”是本发明的技术核心要点，其具体是指依次对所采集到的纸币图形进行二值化处理、投影字符分割处理和字符相交运算处理。

所谓的“二值化处理”是指：预先设定一个阈值，并将纸币图像数据的每个像素均与该阈值相减，若其差值大于0，则将该点设为1；若其差值小于或等于0，则将该点设为0。

在进行完所述的“二值化处理”后，***立即进行“投影字符分割处理”，如图5所示，其具体包括以下步骤：

（A1）读取二值化处理后的图像数据；

最后，***通过公式为：cov ＝ sum(model[i] * check[i]) / sqrt(sum(model[i] * model[i]) * sum(check[i] * check[i]))来进行“字符相交运算处理”，最终得出纸币的冠字号码，完成其识别和提取。

如上所述，便可以很好的实现本发明。

Claims

1.一种基于FPGA的高速纸币冠字号码提取识别***，其特征在于，主要由信号后期处理模块（1），与该信号后期处理模块（1）相连接的FPGA模块（2），以及与该FPGA模块（2）相连接的两个图像采集单元构成；所述每个图像采集单元均由与FPGA模块（2）相连接的A/D转换器（3），与该A/D转换器（3）相连接的控制信号驱动电路（4）和信号调理电路模块（5），以及与该控制信号驱动电路（4）和信号调理电路模块（5）同时相连接的CIS图像传感器（6）组成。

2.根据权利要求1所述的一种基于FPGA的高速纸币冠字号码提取识别***，其特征在于，所述信号后期处理模块（1）为DSP图像处理***。

3.根据权利要求1或2所述的一种基于FPGA的高速纸币冠字号码提取识别***，其特征在于，所述控制信号驱动电路（4）为TTL信号驱动电路。

4.根据权利要求1或2所述的一种基于FPGA的高速纸币冠字号码提取识别***，其特征在于，所述信号调理电路模块（5）为模拟图像信号滤波电路。

5.根据权利要求1或2所述的一种基于FPGA的高速纸币冠字号码提取识别***，其特征在于，所述CIS图像传感器（6）采用1：1的扫描性能，所述FPGA模块（2）的工作频率为100MHZ以上。

6.一种基于FPGA的高速纸币冠字号码提取识别***的实现方法，其特征在于，主要包括以下步骤：

（1）***启动并处于IDLE空闲状态；

7.根据权利要求6所述的一种基于FPGA的高速纸币冠字号码提取识别***的实现方法，其特征在于，步骤（3）中所述的“进行冠字号码提取识别处理”具体是指依次对纸币进行二值化处理、投影字符分割处理和字符相交运算处理。

8.根据权利要求7所述的一种基于FPGA的高速纸币冠字号码提取识别***的实现方法，其特征在于，所述的“二值化处理”是指：预先设定一个阈值，并将纸币图像数据的每个像素均与该阈值相减，若其差值大于0，则将该点设为1；若其差值小于或等于0，则将该点设为0。

9.根据权利要求8所述的一种基于FPGA的高速纸币冠字号码提取识别***的实现方法，其特征在于，所述的“投影字符分割处理”具体包括以下步骤：

（A1）读取二值化处理后的图像数据；

10.根据权利要求9所述的一种基于FPGA的高速纸币冠字号码提取识别***的实现方法，其特征在于，所述的“字符相交运算处理”，其采用的公式为：cov ＝ sum(model[i] * check[i]) / sqrt(sum(model[i] * model[i]) * sum(check[i] * check[i]))。