CN104064463B - 晶体管及其形成方法 - Google Patents

晶体管及其形成方法 Download PDF

Info

Publication number
CN104064463B
CN104064463B CN201310092797.8A CN201310092797A CN104064463B CN 104064463 B CN104064463 B CN 104064463B CN 201310092797 A CN201310092797 A CN 201310092797A CN 104064463 B CN104064463 B CN 104064463B
Authority
CN
China
Prior art keywords
layer
threshold voltage
transistor
doped
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310092797.8A
Other languages
English (en)
Other versions
CN104064463A (zh
Inventor
赵猛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201310092797.8A priority Critical patent/CN104064463B/zh
Publication of CN104064463A publication Critical patent/CN104064463A/zh
Application granted granted Critical
Publication of CN104064463B publication Critical patent/CN104064463B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种晶体管及其形成方法，其中，晶体管的形成方法包括：提供半导体衬底，半导体衬底表面具有若干隔离层，相邻隔离层之间形成开口，开口底部具有阈值电压调节层，阈值电压调节层内具有掺杂离子；在阈值电压调节层表面形成阻挡层、以及位于阻挡层表面的沟道层，沟道层为本征态，阻挡层用于阻止阈值电压调节层内的掺杂离子穿透；在沟道层表面形成栅极结构，栅极结构的表面与隔离层表面齐平；去除隔离层直至暴露出半导体衬底为止；在去除隔离层之后，在阈值电压调节层、隔离层、沟道层和栅极结构两侧的半导体衬底表面形成掺杂层，掺杂层的表面不低于沟道层表面。所形成的晶体管功耗降低，性能稳定。

Description

晶体管及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种晶体管及其形成方法。
背景技术
随着集成电路制造技术的快速发展，促使集成电路中的半导体器件，尤其是MOS（Metal Oxide Semiconductor，金属-氧化物-半导体）器件的尺寸不断地缩小，以此满足集成电路发展的小型化和集成化的要求。在MOS晶体管器件的尺寸持续缩小的过程中，现有工艺以氧化硅或氮氧化硅作为栅介质层的工艺受到了挑战。以氧化硅或氮氧化硅作为栅介质层所形成的晶体管出现了一些问题，包括漏电流增加以及杂质的扩散，从而影响晶体管的阈值电压，进而影响半导体器件的性能。
现有技术为了精确控制晶体管的阈值电压，会在晶体管的沟道区内掺杂离子以进行调节。如图1所示，是现有技术的沟道区内具有掺杂离子的晶体管的剖面结构示意图，包括：半导体衬底100；位于半导体衬底100内的掺杂区110；位于掺杂区110表面的栅介质层101；位于栅介质层101表面的栅极层102；位于栅介质层101和栅极层102两侧的半导体衬底100表面侧墙103；位于侧墙103和栅极层102两侧的半导体衬底100内的源区和漏区104。其中，所述掺杂区110内具有能够调节晶体管阈值电压的离子，所述掺杂区110在晶体管工作时作为沟道区。
然而，随着晶体管特征尺寸的不断缩小，晶体管的阈值电压VT却无法相应降低，导致晶体管功耗过大，不利于***的集成。
更多阈值电压可调节的晶体管的相关资料请参考公开号为US2012/0299111的美国专利文件。
发明内容
本发明解决的问题是提供一种晶体管及其形成方法，降低晶体管的功耗，且使晶体管的性能稳定。
为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底表面具有若干隔离层，相邻隔离层之间形成开口，所述开口底部具有阈值电压调节层，所述阈值电压调节层内具有掺杂离子；在所述阈值电压调节层表面形成阻挡层、以及位于所述阻挡层表面的沟道层，所述沟道层为本征态，所述阻挡层用于阻止阈值电压调节层内的掺杂离子穿透；在所述沟道层表面形成栅极结构，所述栅极结构的表面与隔离层表面齐平；去除所述隔离层直至暴露出半导体衬底为止；在去除所述隔离层之后，在所述阈值电压调节层、隔离层、沟道层和栅极结构两侧的半导体衬底表面形成掺杂层，所述掺杂层的表面不低于沟道层表面。
可选的，所述阻挡层的材料为硅锗、碳化硅或硅锗碳，所述硅锗、碳化硅或硅锗碳材料为单晶材料。
可选的，所述阻挡层的形成工艺为选择性外延沉积工艺。
可选的，所述沟道层的材料为硅，所述沟道层的形成工艺为选择性外延沉积工艺，所述沟道层的厚度为5纳米～20纳米。
可选的，还包括：在所述沟道层内掺杂离子，所述掺杂离子为锗和碳中的一种或两种，所述掺杂离子与硅原子的摩尔比为0.01～0.5，所述掺杂离子通过原位掺杂工艺掺杂入沟道层内。
可选的，所述阈值电压调节层的材料为硅，所述硅材料内掺杂有碳、锗、锡和III-V族离子中的一种或多种组合，所述阈值电压调节层形成于所述开口底部的半导体衬底表面、或开口底部的半导体衬底内。
可选的，当所述阈值电压调节层位于开口底部的半导体衬底表面时，所述阈值电压调节层的形成工艺为：采用选择性外延沉积工艺在所述开口底部的半导体衬底表面形成硅层；采用离子注入工艺或原位掺杂工艺在所述硅层内掺杂III-V族离子。
可选的，当所述阈值电压调节层位于开口底部的半导体衬底内时，所述阈值电压调节层的形成工艺为：采用离子注入工艺在所述开口底部的半导体衬底内掺杂III-V族离子。
可选的，去除所述隔离层的工艺为回刻蚀工艺，并在回刻蚀所述隔离层时，使所述隔离层在所述阻挡层和沟道层两侧的半导体衬底表面形成第一侧墙，所述第一侧墙的顶部低于沟道层表面。
可选的，还包括：在形成栅极结构之前，在所述开口的侧壁表面形成第二侧墙。
可选的，所述第二侧墙的材料与隔离层的材料不同，所述第二侧墙的形成工艺为：在所述隔离层表面、以及开口的侧壁和底部表面沉积第二侧墙层；刻蚀去除隔离层表面和开口底部的第二侧墙层。
可选的，在所述刻蚀工艺之后，采用表面处理工艺使沟道层的表面光滑，所述表面处理工艺的气体为氢气或氩气，工艺参数为：气体流量0.1标准升/分钟～5标准升/分钟，处理温度为100摄氏度～600摄氏度，处理时间为10分钟～60分钟。
可选的，所述栅极结构包括栅介质层和位于所述栅介质层表面的栅极层。
可选的，所述栅介质层的材料为氧化硅，所述栅极层的材料为多晶硅；或者，所述栅介质层的材料为高K介质材料，所述栅极层的材料为金属。
可选的，在去除隔离层之前，在所述栅极结构表面形成保护层，所述保护层的材料与隔离层的材料不同。
可选的，还包括：在所述栅极结构两侧的掺杂层表面形成第三侧墙。
可选的，所述掺杂层的材料为硅、硅锗或碳化硅，所述掺杂层内具有p型离子或n型离子，所述掺杂层的形成工艺为选择性外延沉积工艺。
可选的，所述p型离子或n型离子的浓度自半导体衬底表面至掺杂层表面逐渐升高，所述p型离子或n型离子的浓度范围为1e18～1e21/立方厘米。
可选的，所述隔离层的材料为氮化硅或氧化硅，所述半导体衬底表面的晶向指数为<110>或<100>。
相应的，本发明还提供采上述任一项方法所形成的晶体管，包括：半导体衬底；位于所述半导体衬底表面的阈值电压调节层，所述阈值电压调节层内具有掺杂离子；位于所述阈值电压调节层表面的阻挡层，所述阻挡层用于阻止阈值电压调节层内的掺杂离子穿透；位于所述阻挡层表面的沟道层；位于所述沟道层表面的栅极结构；位于在所述阈值电压调节层、阻挡层、沟道层和栅极结构两侧的半导体衬底表面的掺杂层，所述掺杂层的表面不低于沟道层表面。
与现有技术相比，本发明的技术方案具有以下优点：
在隔离层之间的开口底部形成阈值电压调节层，在所述阈值电压调节层表面形成阻挡层，并在所述阻挡层表面形成沟道层。其中，所述沟道层为本征态，阈值电压调节层内具有用于调节阈值电压的掺杂离子；由于阻挡层位于沟道层和阈值电压调节层之间，能够阻挡阈值电压调节层内的掺杂离子穿透，因此阻挡层能够防止掺杂离子进入本征态的沟道层内，避免沟道层内由于掺杂离子而产生随机掺杂扰动效应，使晶体管的阈值电压稳定、降低、且容易控制，使晶体管的功耗降低，器件性能提高；而且，由于沟道层为本征态，因此沟道层内的载流子迁移率提高，晶体管性能增强。此外，所述阈值电压调节层、沟道层和栅极结构形成于隔离层之间的开口内，所述开口的尺寸能够通过光刻和刻蚀工艺精确控制，因此所形成的晶体管的特征尺寸精确易控，使晶体管的性能更为稳定。
进一步的，采用回刻蚀工艺去除隔离层，并使隔离层在阻挡层和沟道层两侧的半导体衬底表面形成第一侧墙，所述第一侧墙的顶部低于沟道层表面。所述第一侧墙能够隔离阈值电压调节层和掺杂层；由于所述掺杂层用于作为晶体管的源区和漏区，因此所述掺杂层内具有p型或n型离子，所述第一侧墙能够避免阈值电压调节层内的离子与掺杂层内的离子相互扩散而产生漏电流，进而稳定晶体管的性能。
进一步的，位于第一侧墙和栅极结构两侧的半导体衬底表面的掺杂层通过选择性外延沉积工艺形成，因此能够通过控制沉积过程中所通入的反应气体，使掺杂层内的离子自半导体衬底表面至掺杂层表面逐渐升高，且所掺杂的离子浓度容易通过工艺精确控制。而且，位于所述掺杂层内底部的掺杂离子浓度低，发生扩散的能力小，晶体管性能稳定。此外，所述掺杂层通过选择性外延沉积工艺形成，因此能够使所形成的掺杂层与沟道层之间产生晶格失配，进而使所述掺杂层能够向沟道层提供应力，以提高沟道层的载流子迁移率，晶体管的性能进一步提高。
在晶体管结构中，阈值电压调节层和沟道层之间具有阻挡层，所述沟道层为本征态，阈值电压调节层内具有用于调节阈值电压的掺杂离子，所述阻挡层能够防止阈值电压调节层内的掺杂离子进入沟道层内，使晶体管的阈值电压稳定、且容易控制，晶体管的功耗降低；而且，所述沟道层为本征态，因此沟道层内的载流子迁移率提高，晶体管性能增强。
附图说明
图1是现有技术沟道区内具有掺杂离子的晶体管剖面结构示意图；
图2至图7是本发明实施例所述的晶体管的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，虽然晶体管特征尺寸不断减小，晶体管的阈值电压VT却无法相应降低，导致晶体管功耗过大。
经过本发明的发明人研究发现，随着晶体管的特征尺寸缩小，晶体管的沟道区的尺寸也相应减小，导致沟道区内的掺杂离子对于阈值电压的影响更为敏感。具体的，沟道区内的掺杂离子能够产生随机掺杂扰动（RDF，Random Dopant Fluctuations）效应，所述随机掺杂扰动效应会产生阈值电压偏差σVT，而且阈值电压偏差σVT的值随着沟道区尺寸的减小而增大。所述阈值电压偏差σVT会使不同晶体管的开启电压不同，为了保证晶体管的正常工作，施加于晶体管的工作电压需要大于所述阈值电压和阈值电压偏差σVT的总和，易造成工作电压过高，晶体管功耗过大。而且，虽然在沟道区内掺杂离子时，能够调节阈值电压、防止漏电流产生，但当沟道区内的掺杂离子浓度过高时，会限制载流子在沟道区内的迁移，影响晶体管的性能。
为了避免在沟道区内掺杂离子所带来的上述不利影响，同时使晶体管的阈值电压可控，在一实施例中，在半导体衬底内，使接触栅介质层的沟道区呈本征态，并在所述本征态的沟道区下方掺杂离子，以形成阈值电压调节区域。由于所述沟道区为本征态，因此不会产生随机掺杂扰动效应，抑制了阈值电压偏差σVT的产生，从而能够降低阈值电压，减少器件功耗。而且，本征态的沟道区不会阻碍载流子的迁移，沟道区内的电流增大，晶体管的性能较好。
然而，由于位于沟道区下方的阈值电压调节区内具有掺杂离子，所述掺杂离子极易扩散入本征态的沟道区内，依旧会引起晶体管的阈值电压不稳定，导致晶体管的性能不稳定。
经过本发明的发明人进一步研究，在形成阈值电压调节层之后，在所述阈值电压调节层表面形成阻挡层，并在所述阻挡层表面形成沟道层。其中，所述沟道层为本征态，阈值电压调节层内具有用于调节阈值电压的掺杂离子；阻挡层位于沟道层和阈值电压调节层之间，能够避免阈值电压调节层内的掺杂离子穿透，防止所述掺杂离子进入本征态的沟道层内。因此，沟道层内不会产生随机掺杂扰动效应，晶体管的阈值电压稳定，功耗降低，器件性能提高；而且，沟道层内的载流子迁移率能够提高，增强晶体管的性能。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
图2至图7是本发明实施例所述的晶体管的形成过程的剖面结构示意图。
请参考图2，提供半导体衬底200，所述半导体衬底200表面具有若干隔离层201，相邻隔离层201之间形成开口202；在所述开口202底部形成阈值电压调节层203，所述阈值电压调节层203内具有掺杂离子。
所述半导体衬底200用于为后续工艺提供工作平台；所述半导体衬底200为硅衬底、硅锗衬底、碳化硅衬底或绝缘体上硅（SOI）衬底。所述半导体衬底200表面的晶向指数为<110>或<100>。
所述隔离层201的材料为绝缘材料，包括氮化硅或氧化硅，本实施例中，所述隔离层201的材料为氮化硅；所述隔离层201的形成工艺为：在半导体衬底200表面沉积隔离薄膜；刻蚀部分隔离薄膜直至暴露出半导体衬底200为止，形成隔离层201；相邻隔离层201之间的开口202定义了后续形成的栅极结构的位置和形状，由于所述开口202的位置和尺寸通过光刻和刻蚀工艺能够精确控制，因此能够使后续形成于所述开口202内的栅极结构和沟道层的特征尺寸更精确，使晶体管的性能更稳定。
而且，后续去除所述隔离层201时能够采用回刻蚀工艺，使刻蚀后的隔离层201在后续形成的阈值电压调节层两侧形成侧墙，所述侧墙能够隔离所述阈值电压调节层和后续形成的掺杂层，所述掺杂层用于作为晶体管的源区和漏区，因此，所述侧墙能够避免阈值电压调节层和掺杂层内的离子相互扩散而影响器件性能。
所述阈值电压调节层203用于控制晶体管的阈值电压，使所形成的晶体管阈值电压满足设计需求；所述阈值电压调节层203的材料为半导体材料，包括硅或锗；所述半导体材料内具有掺杂离子，所述掺杂离子包括碳、锗、锡和III-V族离子中的一种或多种组合；通过调整半导体材料内的掺杂离子浓度，能够精确控制晶体管的阈值电压。
在一实施例中，所述阈值电压调节层203形成于开口202底部的半导体衬底202表面；所述阈值电压调节层203的形成工艺为：采用选择性外延沉积工艺在所述开口202底部的半导体衬底200表面形成半导体层；在所述选择性外延沉积工艺中，采用原位掺杂工艺在所述半导体层内掺杂离子，形成阈值电压调节层203；采用选择性外延沉积工艺形成的半导体层厚度精确，且采用原位掺杂工艺所掺杂的离子浓度精确易控，使晶体管的性能更稳定；或者，在所述选择性外延沉积工艺之后，采用离子注入工艺在所述半导体层内掺杂离子，形成阈值电压调节层203。
在另一实施例中，采用离子注入工艺，直接在所述开口202底部的半导体衬底200内掺杂III-V族离子，形成阈值电压调节层203。本实施例中，无需采用选择性外延沉积形成半导体层，能够简化工艺，节省成本。
请参考图3，在所述阈值电压调节层203表面形成阻挡层204、以及位于所述阻挡层204表面的沟道层205，所述沟道层205为本征态，所述阻挡层204用于阻止阈值电压调节层203内的掺杂离子穿透。
所述阻挡层204的材料为硅锗、碳化硅或硅锗碳，且所述硅锗、碳化硅或硅锗碳材料为单晶材料，所述阻挡层204的形成工艺为选择性外延沉积工艺；由于所述阻挡层204为硅锗、碳化硅或硅锗碳的单晶材料，在单晶的硅锗、碳化硅或硅锗碳材料内，掺杂离子的扩散能力弱，因此所述阻挡层204能够阻挡阈值电压调节层203内的掺杂离子向后续形成的沟道层205内扩散，进而能够保证所述沟道层205的本征态或低掺杂态，避免沟道层205内产生随机掺杂扰动效应，使阈值电压降低，提高晶体管的性能。
所述沟道层205的材料为本征态的硅或锗，所述沟道层205的形成工艺为选择性外延沉积工艺，所述沟道层205的厚度为5纳米～20纳米；在一实施例中，在所述沟道层205内还能够掺杂较低浓度的掺杂离子，所述掺杂离子为锗和碳中的一种或两种，所述掺杂离子与硅原子的摩尔比为0.01～0.5，所述掺杂离子通过原位掺杂工艺或离子注入工艺掺杂入沟道层205内。
所述沟道层205用于形成晶体管的沟道区；由于所述沟道层205为本征态，或具有低浓度的掺杂离子，因此所述沟道层205难以发生随机掺杂扰动效应，即不会使阈值电压产生偏差，继而无需为了保证晶体管的正常开启而抬高阈值电压值，使所形成的晶体管的工作电压降低，进而使晶体管的能耗降低，提高所构成的半导体器件的性能。
其次，由于所述沟道层205为本征态，或具有低浓度的掺杂离子，因此所形成的晶体管工作时，沟道区内的载流子迁移不会受到阻碍，沟道区内的载流子迁移率提高，晶体管的工作电流提高，晶体管的性能增强。
而且，由于阈值电压调节层203和所述沟道层205之间具有阻挡层204，所述阻挡层204能够防止阈值电压调节层203内的掺杂离子向沟道层205内扩散，保证了所述沟道层205的本征态或低掺杂态，使所形成的晶体管的性能稳定。
请参考图4，在形成所述沟道层205之后，在所述开口202的侧壁表面形成第二侧墙206；在形成所述第二侧墙206之后，采用表面处理工艺使沟道层205的表面光滑。
所述第二侧墙206的材料和隔离层201的材料不同，在后续去除隔离层201时，所述第二侧墙206能够保护后续形成的栅极结构；在本实施例中，所述第二侧墙206的材料为氧化硅。所述第二侧墙206用于在后续去除隔离层201时，保护后续形成的栅极结构的侧壁表面不受损伤，以此保证所述栅极结构的形貌尺寸精确。
所述第二侧墙206的形成工艺为：在所述隔离层201表面、以及所述开口202的侧壁和底部表面沉积第二侧墙层；采用各向异性的干法刻蚀工艺刻蚀所述第二侧墙层，直至暴露出开口202底部的沟道层205和隔离层201表面为止。
然而，由于所述各向异性的干法刻蚀工艺会对所述沟道层205的表面造成损伤，而当所述沟道层205表面受到损伤，容易产生漏电流，影响晶体管性能的稳定性，因此需要在所述各向异性的干法刻蚀工艺之后进行表面处理工艺，以使所述沟道层205表面光滑；所述表面处理工艺的气体为氢气或氩气，工艺参数为：气体流量0.1标准升/分钟～5标准升/分钟，处理温度为100摄氏度～600摄氏度，处理时间为10分钟～60分钟。
请参考图5，在所述表面处理工艺之后，在所述沟道层205表面形成栅极结构（未示出），所述栅极结构的表面与隔离层201表面齐平；在所述栅极结构表面形成保护层209，所述保护层209的材料与隔离层201的材料不同。
本实施例中，所述栅极结构包括：位于沟道层205表面的栅介质层207，以及位于所述栅介质层207表面的栅极层208；所述栅介质层207的材料为氧化硅或高K介质材料；当所述栅介质层207的材料为氧化硅时，所述栅极层208的材料为多晶硅；当所述栅介质层207的材料为高K介质材料时，例如氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝，所述栅极层208的材料为金属，例如铜、钨、铝或银，所形成的晶体管为高K金属栅（HKMG，High-K Metal Gate）晶体管。本实施例中，所述栅介质层207的材料为氧化硅，所述栅极层208的材料为多晶硅。
所述栅介质层207和栅极层208的形成工艺为：在所述隔离层201的表面、和所述开口202的侧壁和底部表面沉积栅介质薄膜；在所述栅介质层薄膜表面沉积栅极薄膜，直至填充满所述开口202（参考图4）为止；采用抛光工艺，较佳的是化学机械抛光工艺去除高于隔离层201表面的栅介质薄膜和栅极薄膜，并暴露出隔离层201。
在形成所述栅极结构之后，在所述栅极结构表面形成保护层209，所述保护层209的材料与隔离层201的材料不同，使所述保护层209能够在后续去除隔离层201的工艺中，保护所述栅极结构表面不受损伤，以保证栅极结构的形貌精确完整。本实施例中，所述保护层209的材料为氧化硅，由于本实施例中的栅极层208的材料为多晶硅，因此所述保护层209能够材料热氧化工艺形成，而无需采用沉积和刻蚀工艺，其形成工艺简单。
请参考图6，回刻蚀所述隔离层201（如图5所示），使所述隔离层201在所述阻挡层204和沟道层205两侧的半导体衬底200表面形成第一侧墙201a，所述第一侧墙201a的顶部低于沟道层205表面。
在本实施例中，去除隔离层201的工艺为各向异性的干法刻蚀工艺，能够在刻蚀隔离层201直至暴露出半导体衬底200之后，使被刻蚀的隔离层201在阻挡层204和沟道层205两侧形成第一侧墙201a；所述第一侧墙201a用于使阻挡层204和沟道层205与后续形成的掺杂层相互隔离；由于所述掺杂层用于作为晶体管的源区或漏区，因此所述掺杂层内具有p型或n型离子，所述第一侧墙201a能够防止掺杂层内的离子向阻挡层204或沟道层205内扩散，从而抑制漏电流的产生，使晶体管的性能更稳定。
而且，所述第一侧墙201a的顶部低于沟道层205的表面，后续形成的掺杂层能够与沟道层接触；由于所述掺杂层用于作为晶体管的源区或漏区，因此能够在所述沟道层205内形成晶体管的沟道区。
请参考图7，在所述第一侧墙201a和栅极结构两侧的半导体衬底200表面形成掺杂层210，所述掺杂层210的表面不低于沟道层205表面；在所述栅极结构两侧的掺杂层210表面形成第三侧墙211。
所述掺杂层210用于作为晶体管的源区或漏区；所述掺杂层210的形成工艺为选择性外延沉积工艺；所述掺杂层210的材料为硅、硅锗或碳化硅，尤其是当所述掺杂层210的材料为硅锗或碳化硅时，所述掺杂层210能够向沟道层205提供应力；当所需形成的晶体管为PMOS晶体管时，所述掺杂层210的材料为硅锗，能够向沟道层205提供压应力，以提高沟道区的载流子迁移率，提高晶体管的性能；而当所需形成的晶体管为NMOS晶体管时，所述掺杂层210的材料为碳化硅，能够向沟道层205提供拉应力。
由于所述掺杂层210用于作为晶体管的源区或漏区，所述掺杂层210内需要掺杂p型离子或n型离子；其中，所述掺杂离子能够在选择性外延沉积工艺形成掺杂层210之后，采用离子注入工艺在所述掺杂层210内进行掺杂；此外，所述掺杂离子能够在所述选择性外延沉积工艺过程中，采用原位掺杂工艺掺杂入掺杂层210内；而且，当采用原位掺杂工艺时，能够精确控制所述掺杂离子的浓度，使所述掺杂离子自半导体衬底200表面至掺杂层210表面逐渐升高；所述p型或n型掺杂离子的浓度范围为1e18～1e21/立方厘米。由于靠近半导体衬底200表面的掺杂层210内，掺杂离子的浓度较低，因此抑制了掺杂离子向周围扩散，减少掺杂离子向阈值电压调节层203或阻挡层204的扩散，从而减少漏电流的产生，使所形成的晶体管的性能优良。
所述第三侧墙211的材料为氧化硅和氮化硅中的一种或两种组合，形成工艺为：在掺杂层210、第二侧墙206和栅极结构表面沉积第三侧墙层；采用各向异性的干法刻蚀工艺刻蚀所述第三侧墙层，直至暴露出掺杂层210和栅极结构表面为止。所述第三侧墙211用于在后续工艺中保护栅极结构。
本实施例中，在阈值电压调节层和沟道层之间形成阻挡层，所述阻挡层能够防止掺杂离子进入本征态的沟道层内，避免沟道层内由于掺杂离子而产生随机掺杂扰动效应，减少晶体管的阈值电压偏差，从而降低阈值电压，降低晶体管的功耗，提高晶体管性能。其次，由于沟道层能够保持本征态或低掺杂态，因此沟道层内的载流子迁移率提高，晶体管性能增强。在此，所述阈值电压调节层、沟道层和栅极结构形成于隔离层之间的开口内，所述开口的尺寸能够通过光刻和刻蚀工艺精确控制，因此所形成的晶体管的特征尺寸精确易控，使晶体管的性能更为稳定。此外，掺杂层和阻挡层之间还具有第一侧墙，所述第一侧墙能够避免掺杂层内的离子向阻挡层内扩散，减少漏电流的产生，晶体管的性能更稳定。
相应的，本实施例还提供一种晶体管的结构，请继续参考图7，包括：半导体衬底200；位于所述半导体衬底200表面的阈值电压调节层203，所述阈值电压调节层203内具有掺杂离子；位于所述阈值电压调节层203表面的阻挡层204，所述阻挡层204用于阻止阈值电压调节层203内的掺杂离子穿透；位于所述阻挡层204表面的沟道层205；位于所述沟道层205表面的栅极结构；位于在所述阈值电压调节层203、阻挡层204、沟道层205和栅极结构两侧的半导体衬底200表面的掺杂层210，所述掺杂层210的表面不低于沟道层205表面；位于阈值电压调节层203和掺杂层210之间的半导体衬底200表面的第一侧墙201a，所述第一侧墙201a的顶部低于沟道层205表面；位于所述栅极结构两侧的掺杂层210表面的第三侧墙211。
所述阻挡层204的材料为硅锗、碳化硅或硅锗碳，所述硅锗、碳化硅或硅锗碳材料为单晶材料。所述沟道层205的材料为硅，厚度为5纳米～20纳米；在一实施例中，所述沟道层205为本征态；在另一实施例中，所述沟道层205内具有掺杂离子，所述掺杂离子为锗和碳中的一种或两种，所述掺杂离子的浓度范围为1e18～1e21/立方厘米。所述阈值电压调节层203的材料为硅，所述硅材料内掺杂有碳、锗、锡和III-V族离子中的一种或多种组合，所述阈值电压调节层203位于半导体衬底200表面、或半导体衬底内。所述第一侧墙201a的材料为氮化硅或氧化硅。所述半导体衬底200表面的晶向指数为<110>或<100>。
所述栅极结构包括栅介质层207和位于所述栅介质层207表面的栅极层208；所述栅介质层207的材料为氧化硅，所述栅极层208的材料为多晶硅；或者，所述栅介质层207的材料为高K介质材料，所述栅极层208的材料为金属。
所述掺杂层210的材料为硅、硅锗或碳化硅，所述掺杂层210内具有p型离子或n型离子；所述p型离子或n型离子的浓度自半导体衬底200表面至掺杂层210表面逐渐升高，所述p型离子或n型离子的浓度范围为1e18～1e21/立方厘米。
本实施例中，所述阻挡层204和沟道层205两侧的半导体衬底200表面具有第一侧墙201a，所述第一侧墙201a的顶部低于沟道层205表面。所述栅极结构的侧壁表面具有第二侧墙206；所述第二侧墙206的材料与第一侧墙201a的材料不同。所述栅极结构表面具有保护层209，所述保护层209的材料与第一侧墙201a的材料不同。所述栅极结构两侧的掺杂层210表面具有第三侧墙211。
本实施例的晶体管中，阈值电压调节层和沟道层之间具有阻挡层，所述阻挡层能够防止阈值电压调节层内的掺杂离子进入沟道层内，使晶体管的阈值电压稳定，晶体管的功耗降低；而且，所述沟道层为本征态，因此沟道层内的载流子迁移率提高，晶体管性能增强。
综上所述，在隔离层之间的开口底部形成阈值电压调节层，在所述阈值电压调节层表面形成阻挡层，并在所述阻挡层表面形成沟道层。其中，所述沟道层为本征态，阈值电压调节层内具有用于调节阈值电压的掺杂离子；由于阻挡层位于沟道层和阈值电压调节层之间，并用于阻挡阈值电压调节层内的掺杂离子穿透，因此阻挡层能够防止掺杂离子进入本征态的沟道层内，避免沟道层内由于掺杂离子而产生随机掺杂扰动效应，使晶体管的阈值电压稳定、降低、且容易控制，使晶体管的功耗降低，器件性能提高；而且，由于沟道层为本征态，因此沟道层内的载流子迁移率提高，晶体管性能增强。此外，所述阈值电压调节层、沟道层和栅极结构形成于隔离层之间的开口内，所述开口的尺寸能够通过光刻和刻蚀工艺精确控制，因此所形成的晶体管的特征尺寸精确易控，使晶体管的性能更为稳定。
进一步的，采用回刻蚀工艺去除隔离层，并使隔离层在阻挡层和沟道层两侧的半导体衬底表面形成第一侧墙，所述第一侧墙的顶部低于沟道层表面。所述第一侧墙能够隔离阈值电压调节层和掺杂层；由于所述掺杂层用于作为晶体管的源区和漏区，因此所述掺杂层内具有p型或n型离子，所述第一侧墙能够避免阈值电压调节层内的离子与掺杂层内的离子相互扩散而产生漏电流，进而稳定晶体管的性能。
进一步的，位于第一侧墙和栅极结构两侧的半导体衬底表面的掺杂层通过选择性外延沉积工艺形成，因此能够通过控制沉积过程中所通入的反应气体，使掺杂层内的离子自半导体衬底表面至掺杂层表面逐渐升高，且所掺杂的离子浓度容易通过工艺精确控制。所述掺杂层内的离子浓度自底部至顶部逐渐升高，能够抑制漏电流的产生，使晶体管性能稳定。此外，所述掺杂层通过选择性外延沉积工艺形成，因此能够使所形成的掺杂层与沟道层之间产生晶格失配，进而使所述掺杂层能够向沟道层提供应力，以提高沟道层的载流子迁移率，晶体管的性能进一步提高。
在晶体管结构中，阈值电压调节层和沟道层之间具有阻挡层，所述沟道层为本征态，阈值电压调节层内具有用于调节阈值电压的掺杂离子，所述阻挡层能够防止阈值电压调节层内的掺杂离子进入沟道层内，使晶体管的阈值电压稳定、且容易控制，晶体管的功耗降低；而且，所述沟道层为本征态，因此沟道层内的载流子迁移率提高，晶体管性能增强。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (20)

1.一种晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面具有若干隔离层，相邻隔离层之间形成开口，所述开口底部具有阈值电压调节层，所述阈值电压调节层内具有掺杂离子；
在所述阈值电压调节层表面形成阻挡层、以及位于所述阻挡层表面的沟道层，所述沟道层为本征态，所述阻挡层用于阻止阈值电压调节层内的掺杂离子穿透；
在所述沟道层表面形成栅极结构，所述栅极结构的表面与隔离层表面齐平；去除所述隔离层直至暴露出半导体衬底为止；
在去除所述隔离层之后，在所述阈值电压调节层、阻挡层、沟道层和栅极结构两侧的半导体衬底表面形成掺杂层，所述掺杂层的表面不低于沟道层表面。
2.如权利要求1所述晶体管的形成方法，其特征在于，所述阻挡层的材料为硅锗、碳化硅或硅锗碳，所述硅锗、碳化硅或硅锗碳材料为单晶材料。
3.如权利要求1所述晶体管的形成方法，其特征在于，所述阻挡层的形成工艺为选择性外延沉积工艺。
4.如权利要求1所述晶体管的形成方法，其特征在于，所述沟道层的材料为硅，所述沟道层的形成工艺为选择性外延沉积工艺，所述沟道层的厚度为5纳米～20纳米。
5.如权利要求4所述晶体管的形成方法，其特征在于，还包括：在所述沟道层内掺杂离子，所述掺杂离子为锗和碳中的一种或两种，所述掺杂离子与硅原子的摩尔比为0.01～0.5，所述掺杂离子通过原位掺杂工艺掺杂入沟道层内。
6.如权利要求1所述晶体管的形成方法，其特征在于，所述阈值电压调节层的材料为硅，所述硅材料内掺杂有碳、锗、锡和III-V族离子中的一种或多种组合，所述阈值电压调节层形成于所述开口底部的半导体衬底表面、或开口底部的半导体衬底内。
7.如权利要求6所述晶体管的形成方法，其特征在于，当所述阈值电压调节层位于开口底部的半导体衬底表面时，所述阈值电压调节层的形成工艺为：采用选择性外延沉积工艺在所述开口底部的半导体衬底表面形成硅层；采用离子注入工艺或原位掺杂工艺在所述硅层内掺杂III-V族离子。
8.如权利要求6所述晶体管的形成方法，其特征在于，当所述阈值电压调节层位于开口底部的半导体衬底内时，所述阈值电压调节层的形成工艺为：采用离子注入工艺在所述开口底部的半导体衬底内掺杂III-V族离子。
9.如权利要求1所述晶体管的形成方法，其特征在于，去除所述隔离层的工艺为回刻蚀工艺，并在回刻蚀所述隔离层时，使所述隔离层在所述阻挡层和沟道层两侧的半导体衬底表面形成第一侧墙，所述第一侧墙的顶部低于沟道层表面。
10.如权利要求1所述晶体管的形成方法，其特征在于，还包括：在形成栅极结构之前，在所述开口的侧壁表面形成第二侧墙。
11.如权利要求10所述晶体管的形成方法，其特征在于，所述第二侧墙的材料与隔离层的材料不同，所述第二侧墙的形成工艺为：在所述隔离层表面、以及开口的侧壁和底部表面沉积第二侧墙层；刻蚀去除隔离层表面和开口底部的第二侧墙层。
12.如权利要求11所述晶体管的形成方法，其特征在于，在所述刻蚀工艺之后，采用表面处理工艺使沟道层的表面光滑，所述表面处理工艺的气体为氢气或氩气，工艺参数为：气体流量0.1标准升/分钟～5标准升/分钟，处理温度为100摄氏度～600摄氏度，处理时间为10分钟～60分钟。
13.如权利要求1所述晶体管的形成方法，其特征在于，所述栅极结构包括栅介质层和位于所述栅介质层表面的栅极层。
14.如权利要求13所述晶体管的形成方法，其特征在于，所述栅介质层的材料为氧化硅，所述栅极层的材料为多晶硅；或者，所述栅介质层的材料为高K介质材料，所述栅极层的材料为金属。
15.如权利要求1所述晶体管的形成方法，其特征在于，在去除隔离层之前，在所述栅极结构表面形成保护层，所述保护层的材料与隔离层的材料不同。
16.如权利要求1所述晶体管的形成方法，其特征在于，还包括：在所述栅极结构两侧的掺杂层表面形成第三侧墙。
17.如权利要求1所述晶体管的形成方法，其特征在于，所述掺杂层的材料为硅、硅锗或碳化硅，所述掺杂层内具有p型离子或n型离子，所述掺杂层的形成工艺为选择性外延沉积工艺。
18.如权利要求17所述晶体管的形成方法，其特征在于，所述p型离子或n型离子的浓度自半导体衬底表面至掺杂层表面逐渐升高，所述p型离子或n型离子的浓度范围为1e18～1e21/立方厘米。
19.如权利要求1所述晶体管的形成方法，其特征在于，所述隔离层的材料为氮化硅或氧化硅，所述半导体衬底表面的晶向指数为<110>或<100>。
20.一种采用如权利要求1所述方法，或者采用如权利要求3-19任一项所述方法所形成的晶体管，其特征在于，包括：半导体衬底；位于所述半导体衬底表面的阈值电压调节层，所述阈值电压调节层内具有掺杂离子；位于所述阈值电压调节层表面的阻挡层，所述阻挡层用于阻止阈值电压调节层内的掺杂离子穿透；位于所述阻挡层表面的沟道层；位于所述沟道层表面的栅极结构；位于所述阈值电压调节层、阻挡层、沟道层和栅极结构两侧的半导体衬底表面的掺杂层，所述掺杂层的表面不低于沟道层表面；所述阻挡层的材料为硅锗、碳化硅或硅锗碳，所述硅锗、碳化硅或硅锗碳材料为单晶材料。
CN201310092797.8A 2013-03-21 2013-03-21 晶体管及其形成方法 Active CN104064463B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310092797.8A CN104064463B (zh) 2013-03-21 2013-03-21 晶体管及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310092797.8A CN104064463B (zh) 2013-03-21 2013-03-21 晶体管及其形成方法

Publications (2)

Publication Number Publication Date
CN104064463A CN104064463A (zh) 2014-09-24
CN104064463B true CN104064463B (zh) 2017-06-09

Family

ID=51552123

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310092797.8A Active CN104064463B (zh) 2013-03-21 2013-03-21 晶体管及其形成方法

Country Status (1)

Country Link
CN (1) CN104064463B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106783617A (zh) * 2016-11-29 2017-05-31 东莞市广信知识产权服务有限公司 一种硅基锗沟道mos器件的制作方法
CN108257855B (zh) * 2016-12-28 2021-09-10 全球能源互联网研究院 高k栅介质层的制备方法及碳化硅MOS功率器件
CN113937163B (zh) * 2020-06-29 2023-12-26 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08102501A (ja) * 1994-09-30 1996-04-16 Nippon Steel Corp 半導体装置
US7494901B2 (en) * 2002-04-05 2009-02-24 Microng Technology, Inc. Methods of forming semiconductor-on-insulator constructions
CN101826464A (zh) * 2009-03-02 2010-09-08 中芯国际集成电路制造(上海)有限公司 Mos晶体管的形成方法及其阈值电压调节方法
CN102856201B (zh) * 2011-06-29 2015-02-11 中国科学院微电子研究所 Mosfet及其制造方法

Also Published As

Publication number Publication date
CN104064463A (zh) 2014-09-24

Similar Documents

Publication Publication Date Title
US11393727B2 (en) Structure and formation method of fin-like field effect transistor
US9673302B2 (en) Conversion of strain-inducing buffer to electrical insulator
US10037924B2 (en) Fin-FET device and fabrication method thereof
US10170475B2 (en) Silicon-on-nothing transistor semiconductor structure with channel epitaxial silicon region
CN101677063B (zh) 一种半导体元件及其形成方法
US10038075B2 (en) Silicon-on-nothing transistor semiconductor structure with channel epitaxial silicon-germanium region
TW201334184A (zh) 半導體元件與其形成方法及ｐ型金氧半電晶體
US8501601B2 (en) Drive current increase in field effect transistors by asymmetric concentration profile of alloy species of a channel semiconductor alloy
US20140097402A1 (en) Semiconductor structure and method for forming the same
US9640660B2 (en) Asymmetrical FinFET structure and method of manufacturing same
WO2014205907A1 (en) Field effect transistor and method for forming the same
US20150001623A1 (en) Field effect transistor and method for forming the same
CN107045980B (zh) 晶体管的形成方法
WO2023108785A1 (zh) 一种半导体器件及其制造方法
CN106486350A (zh) 半导体结构的形成方法
CN106558556A (zh) 鳍式场效应管的形成方法
CN104064463B (zh) 晶体管及其形成方法
CN103855004B (zh) 晶体管的形成方法
CN104064464A (zh) 晶体管及其形成方法
CN106558493A (zh) 鳍式场效应管的形成方法
WO2012034515A1 (en) High-voltage mos device and method for manufacturing the same
WO2022048134A1 (zh) 带铁电或负电容材料的器件及制造方法及电子设备
US20120161203A1 (en) Strain Enhancement in Transistors Comprising an Embedded Strain-Inducing Semiconductor Material by Alloy Species Condensation
CN105244375B (zh) 具有突变隧穿结的pnin/npip型ssoi tfet及制备方法
CN104465377B (zh) Pmos晶体管及其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant