CN104025029A

CN104025029A - 唯一打包数据元素标识处理器、方法、***、和指令

Info

Publication number: CN104025029A
Application number: CN201180076105.XA
Authority: CN
Inventors: M·普罗特尼科夫; A·纳拉尔金; E·乌尔德-阿迈德-瓦尔; S·莎尔诺夫
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2011-12-30
Filing date: 2011-12-30
Publication date: 2014-09-03
Also published as: EP2798465A1; US20140351567A1; EP2798465B1; TW201344571A; EP2798465A4; TWI455024B; WO2013101234A1

Abstract

一方面的方法包括接收唯一打包数据元素标识指令。唯一打包数据元素标识指令指示具有多个打包数据元素的源打包数据并指示目的地存储位置。响应于唯一打包数据元素标识指令，唯一打包数据元素标识结果存储于目的地存储位置。唯一打包数据元素标识结果指示多个打包数据元素中的哪些在源打包数据内是唯一的。公开了其它方法、装置、***和指令。

Description

唯一打包数据元素标识处理器、方法、***、和指令

背景

技术领域

各实施例涉及处理器。特定地，各实施例涉及用于响应于唯一打包数据元素标识指令来标识唯一打包数据元素的处理器。

背景信息

很多处理器具有支持标量操作和打包数据或矢量操作二者的指令集架构。代表性地，标量操作包括在单个数据元素、或对应的数据元素的单个对上执行的这些操作(如，逻辑操作、算术操作等)。相比之下，打包数据的操作、矢量操作、或单指令多数据(SIMD)操作，包括在多个数据元素或相应数据元素的多个对上同时或并行地执行的那些操作(如，逻辑操作、算术操作等)。

具有打包数据或SIMD架构的处理器可具有并行执行硬件，该硬件响应于打包数据指令，来在多个数据元素上同时或并行地执行那些操作。多个数据元素可在寄存器或其他存储位置内被打包为打包数据或向量数据。寄存器或者其他存储位置的位可逻辑地分成数据元素序列。例如，256位宽打包数据寄存器可具有四个64位宽数据元素、八个32位数据元素、十六个16位数据元素等。每一个数据元素可表示独立的个体数据片段，可在该数据片段上同时或并行地操作。

附图的简要说明

可通过参考以下描述以及用于示出实施例的附图最佳地理解本发明。在附图中：

图1是具有包括一个或多个唯一打包数据元素标识指令的指令集的处理器的示例实施例的框图。

图2是具有执行单元的指令处理装置的示例实施例的框图，该执行单元可操作用于执行包括唯一打包数据元素标识指令的示例实施例的指令。

图3是对唯一打包数据元素标识指令的示例实施例进行处理的方法的示例实施例的流程框图。

图4A是示出单源唯一内部打包数据元素标识操作的实施例的框图。

图4B是示出单源唯一内部打包数据元素标识操作的说明性示例实施例的框图。

图5是使用唯一打包数据元素标识结果的方法的实施例的流程图。

图6是对两源唯一交互打包数据元素标识指令的示例实施例进行处理的方法的示例实施例的流程框图。

图7A是示出两源唯一交互打包数据元素标识操作的实施例的框图。

图7B是示出两源唯一交互打包数据元素标识操作的说明性示例实施例的框图。

图8是示出具有合适打包数据格式的若干示例实施例的框图。

图9是一组合适的打包数据寄存器的示例实施例的框图。

图10是一组合适的打包数据操作掩码寄存器的示例实施例的框图。

图11的图示出打包数据操作掩码寄存器的示例实施例，且示出所使用的位的数量可取决于打包数据宽度和数据元素宽度。

图12是包括存储一个或多个唯一打包数据元素标识指令的机器可读存储介质的制品的框图。

图13A是示出根据本发明的实施例的通用矢量友好指令格式及其A类指令模板的框图。

图13B是示出根据本发明的实施例的通用向量友好指令格式及其B类指令模板的方框图。

图14是示出根据本发明的实施例的示例性专用向量友好指令格式的框图。

图15是根据本发明的一个实施例的寄存器架构的框图。

图16A是示出根据本发明的各实施例的示例性有序流水线和示例性的寄存器重命名的无序发布/执行流水线的框图。

图16B是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的无序发布/执行架构核的框图。

图17A是根据本发明的各实施例的单个处理器核以及它与管芯上互连网络的连接及其二级(L2)高速缓存的本地子集的框图。

图17B是根据本发明的各实施例的图17A中的处理器核的一部分的展开图。

图18是根据本发明的实施例的可具有超过一个的核、可具有集成的存储器控制器、并且可具有集成图形的处理器的框图。

图19示出根据本发明的实施例的***的方框图。

图20示出根据本发明的实施例的第一更具体的示例性***的框图；

图21示出的是根据本发明的实施例的第二更具体的示例性***的框图。

图22示出的是根据本发明的实施例的SoC的框图。

图23是根据本发明的实施例的对比使用软件指令变换器将源指令集中的二进制指令变换成目标指令集中的二进制指令的框图。

具体实施方式

本文中公开了唯一打包数据元素标识指令、用于执行唯一打包数据元素标识指令的处理器、处理器在处理或执行唯一打包数据元素标识指令时所执行的方法、以及包含用于处理或执行唯一打包数据元素标识指令的一个或多个处理器的***。在以下描述中，阐述多个特定细节(例如，特定处理器配置、操作序列、指令格式、数据格式、微架构细节等)。然而，在没有这些具体细节的情况下，可实践实施例。在其他实例中，在细节方面未示出公知电路、结构和技术，以避免混淆对该描述的理解。

假设同时或并行地执行打包数据操作，当在打包数据内的一些数据元素上执行的操作具有对于在相同打包数据内的其他数据元素上执行的操作具有数据依赖性时，利用打包数据操作可能会发生困难。其中可出现这样的困难的一个实例在于当利用聚集和分散指令时。

聚集指令，例如，可有助于通过聚集或检索由数据阵列的索引指定的数据值来构建用于后续打包数据指令或操作的输入打包数据。例如，如果数据阵列“A”具有100个条目，具有“聚集(gather)A[15；34；66；78]”形式的聚集指令将聚集或检索阵列A的第15、34、66和78索引位置中的数据值。可将所聚集的数据值存储为将由打包数据指令或操作用作源打包数据的打包数据元素。分散指令，例如，可有效地执行聚集指令的逆操作。具体地，具有“分散(scatter)A[15；34；66；78]”形式的分散指令可将值(例如，打包数据指令或操作的结果打包数据的数据元素)分散或存储至阵列A的第15、34、66和78索引位置。

因此，聚集、矢量操作、分散指令序列可具有如下形式：

第一打包数据←聚集(gather)A[a；b；c；d]；

第二打包数据←在第一打包数据上的打包数据操作；

分散(scatter)(A[a；b；c；d]；第二打包数据)

在这个序列中，从阵列A的a、b、c和d索引位置聚集或检索数据元素，且将所聚集的数据元素存储在第一打包数据内。然后，在第一打包数据上执行打包数据操作且将结果存储在第二打包数据内接着，将第二打包数据的数据元素分散或存储在阵列A的a、b、c和d索引位置。

一般，被提供给聚集和/或分散指令的索引值或元素的集合可对于彼此具有数据依赖性。例如，涉及数据依赖性的指令序列可具有如下形式：

第一打包数据←聚集(gather)A[a；b；c；a]；

第二打包数据←在第一打包数据上的打包数据操作；

分散(scatter)(A[a；b；c；a]；第二打包数据)

在这个序列中，根据涉及数据依赖性从右到左排序的一个可能惯例，在最左边的A[a]值(即，A[a；b；c；a])上的打包数据操作对于在最右边A[a]值(即，A[a；b；c；a])上执行的打包数据操作的结果具有数据依赖性。换言之，为了获得反映数据依赖性的正确结果，操作应该执行的方式在于，首先在最右边的A[a]上执行打包数据操作并存储结果(R)(即，操作(最右边的A[a])→R)，且然后在该结果上执行打包数据操作(即，操作(R))来获得最左边的A[a]。如果没有合适地考虑数据依赖性，可获得不正确的结果。具体地，在这个示例中，如果没有考虑到数据依赖性，打包数据操作的结果将是操作(最左边的(A[a])而不是正确的操作(R)。编译器可能在对于具有这样的数据依赖性的代码进行矢量化方面具有困难。这暗示着，数据依赖性不存在于索引本身，而是在索引指向的相关阵列或存储器存储单元。另外，并不在索引本身上做出打包数据操作，而是在由这些索引指示的数据上做出。

此处公开的唯一打包数据元素标识指令的一个用处在于帮助考虑到打包数据和/或打包数据操作内的数据依赖性。首先，将描述如何使用这些指令的实施例来标识打包数据内的唯一数据元素。然后，再往下，将提供描述，如何使用唯一数据元素的标识(即，唯一打包数据元素标识指令的结果)来告知程序结果(decision)或控制程序流以使得数据依赖性被考虑。

图1是具有包括一个或多个唯一打包数据标识指令104的指令集102的处理器100的示例实施例的框图。该处理器可以是各种复杂指令集计算(CISC)处理器、各种精简指令集计算(RISC)处理器、各种超长指令字(VLIW)处理器、其各种混合、或完全其他类型的处理器中的任何处理器。在一些实施例中，处理器可以是通用处理器(例如，具有在台式、膝上型等计算机中使用的类型的通用微处理器)。替代地，处理器可以是专用处理器。合适的专用处理器的示例包括但不限于，网络处理器、通信处理器、加密处理器、图形处理器、协处理器、嵌入式处理器、数字信号处理器(DSP)以及控制器(例如，微控制器)，仅列举数例。

处理器具有指令集架构(ISA)101。ISA表示处理器的架构中涉及编程的那部分。ISA通常包括本地指令、架构寄存器、数据类型、寻址模式、存储器架构、中断和异常处理以及处理器的外部输入和输出(I/O)。ISA与微架构不同，微架构通常表示被选择用于实现ISA的特定处理器设计技术。带有不同的微架构的处理器可以共享共同的ISA。

ISA包括架构可视的寄存器(例如，架构寄存器组)107。架构寄存器通常表示管芯上的处理器存储位置。架构寄存器此处也可以被简称为寄存器。短语架构寄存器、寄存器组、以及寄存器在本申请中用于表示对软件和/或编程者可见(例如，软件可见的)的寄存器和/或由通用宏指令指定用来标识操作数的寄存器，除非另外指定或清楚地明显可知。这些寄存器与给定微架构中的其他非架构的或非在架构上可见的寄存器(例如，指令所使用的临时寄存器，重新排序缓冲器，引退寄存器等等)不同。所示出的架构寄存器包括打包数据寄存器108。每个打包数据寄存器可操作用于存储打包数据、矢量数据或者SIMD数据。架构寄存器还包括打包的数据操作掩码寄存器109。打包数据操作掩码寄存器中的每一个都可操作用于存储打包数据操作掩码。

所示出的ISA包括处理器支持的指令集102。指令集的这些指令表示宏指令(例如，提供给处理器以供执行的指令)，与微指令或微操作(例如，处理器的解码器解码宏指令得到的微指令或微操作)不同。

指令集包括一个或多个唯一打包数据元素标识指令104。在一些实施例中，唯一打包数据元素标识指令可包括一个或多个单源唯一(unique)内部打包(intra-packed)数据元素标识指令105。在一些实施例中，唯一打包数据元素标识指令可包括一个或多个两源唯一交互打包(inter-packed)数据元素标识指令106。将在下文进一步公开唯一打包数据元素标识指令以及其用途的各实施例。

指令集还包括一个或多个掩码(masked)打包数据指令103。掩码打包数据指令将(如，在打包数据操作掩码寄存器109中的)打包数据操作掩码指定为断言操作数，该断言操作数有条件地控制在(如，存储在打包数据寄存器108中的)打包数据操作数的打包数据元素上是否执行打包数据操作。如下文将进一步解释地，在一些实施例中，掩码打包数据指令103可使用唯一打包数据元素标识指令104作为打包数据操作掩码，或可使用相对简单地从唯一打包数据元素标识指令的结果中导出的打包数据操作掩码。

处理器还包括执行逻辑110。执行逻辑可操作用于执行或处理指令集的指令(例如，唯一打包数据元素标识指令104)。

图2是具有执行单元210的指令处理装置200的示例实施例的框图，该执行单元210可操作用于执行包括唯一打包数据元素标识指令204的示例实施例的指令。在一些实施例中，指令处理装置可以是处理器和/或可被包括在处理器中。例如，在一些实施例中，指令处理装置可以是图1的处理器100或类似处理器，或者可被包括在图1的处理器或类似处理器中。替代地，指令处理装置可被包括在不同的处理器或电子***中。

指令处理装置200可接收唯一打包数据元素标识指令204。例如，可从指令取出单元、指令队列或存储器接收该指令。唯一打包数据元素标识指令可表示由指令处理装置识别并控制该装置执行特定操作的机器指令、宏指令或控制信号。

唯一打包数据元素标识指令可明确地指定(例如，通过位或一个或多个字段)或以其它方式指示(例如，隐含地指示)具有多个打包数据元素的源打包数据213。在一些实施例中，源打包数据内的打包数据元素可表示索引，例如阵列的索引位置，和/或聚集和/或分散指令的索引。如所示，在一些实施例中，可将源打包数据213存储在一组打包数据寄存器208内的源打包数据寄存器212内。替代地，可将源打包数据213存储在适于打包数据的另一个源存储位置(如，在存储器位置内)。指令还可指定或以其他方式指示唯一打包数据元素标识结果217将被存储于此的目的地存储位置216。如所示，在一些实施例中，目的地存储位置可以是一组打包数据操作掩码寄存器209中的打包数据操作掩码寄存器。如下文将进一步说明地，将结果217存储在打包数据操作掩码寄存器内可提供特定优势，诸如例如，帮助将结果后续用作打包数据操作掩码或用于导出打包数据操作掩码。

所示的指令处理装置包括指令解码单元或解码器211。解码器可接收和解码高级机器指令或宏指令(如，指令204)，并且输出一个或多个较低级的微操作、微代码入口点、微指令、或者反映和/或从原始较高级指令导出的其他较低级的指令或控制信号。一个或多个较低级指令或控制信号可通过一个或多个较低级(例如，电路级或硬件级)操作来实现较高级指令的操作。该解码器可以使用各种不同的机制来实现，包括但不限于，微代码只读存储器(ROM)、查找表、硬件实现、可编程逻辑阵列(PLA)和本领域已知的用于实现解码器的其他机制。

在其他实施例中，取代具有解码器211，可使用指令仿真器、翻译器、变形器(morpher)、解释器、或者其他指令转换逻辑。各种不同类型的指令变换逻辑在本领域中是已知的，并且可在软件、硬件、固件、或者其组合中实现。指令转换逻辑可接收指令，并且仿真、翻译、变形、解释、或者以其他方式将接收的指令转换成一个或多个对应的导出指令或控制信号。在其他实施例中，可使用指令转换逻辑和解码器两者。例如，该装置可具有用于将接收到的指令转换成一个或多个中间指令的指令转换逻辑，以及用于将一个或多个中间指令解码成可由该指令处理装置的原生硬件执行的一个或多个较低级指令或控制信号的解码器。指令变换逻辑中的一些或全部可位于其余指令处理装置的管芯外，诸如在单独的管芯上或在管芯外的存储器中。

指令处理装置还包括打包数据寄存器的集合208。打包数据寄存器可表示架构性的处理器上的(例如管芯上)处理器存储位置。打包数据寄存器可使用公知技术在不同的微架构中以不同的方式实现，并且不限于任何特定类型的电路。多种不同类型的寄存器是合适的，只要它们能够存储并提供在本申请中描述的数据。合适类型的寄存器的示例包括但不限于，专用物理寄存器、使用寄存器重命名的动态分配的物理寄存器以及其组合。

再次参考图2，执行单元210与打包数据寄存器208耦合。执行单元还与解码器211耦合。执行单元可从解码器接收一个或多个微操作、微代码进入点、微指令、其他指令或其他控制信号，它们反映了唯一打包数据元素标识指令204或者是从唯一打包数据元素标识指令204中导出的。

响应于唯一打包数据元素标识指令204或作为唯一打包数据元素标识指令204的结果(如，响应于来自解码器的控制信号)，执行单元210可操作用于将唯一打包数据元素标识结果217存储在目的地存储位置216内。如前所述，指令204可指定或以其他方式指示源打包数据213和目的地存储位置216。目的地存储位置216中的唯一打包数据元素标识结果217可指示多个打包数据元素中的哪些在源打包数据213中是唯一的。例如，当源打包数据213内的给定数据元素(如，整数数据类型的索引)不等同于源打包数据213中的任何其他数据元素(如，整数数据类型的索引)时，该给定数据元素可认为是唯一的。反之，当源打包数据213内的给定数据元素等同于源打包数据213内的一个或多个其他数据元素时，该给定数据元素可被认为是非唯一的。

在一些实施例中，执行单元，响应于指令，可将源打包数据的每一个数据元素与源打包数据的所有其他数据元素比较等同性。这可以用不同的方式来完成。在一个示例实施例中，第一数据元素可同时与所有其他数据元素比较，然后第二数据元素可同时与所有其他数据元素比较，且对于所有数据元素顺序地如此。在另一个示例实施例中，可将每一个数据元素同时与所有其他数据元素比较。替代地，可使用顺序和同时比较的各种其他组合。执行单元可包括足以执行期望比较的多个比较器电路或逻辑和足以将源数据元素路由至比较器的期望互连(如，交叉(crossbar)或其他互连网络)。

如所示，在一些实施例中，执行单元，响应于指令，可操作用于将结果217存储在一组打包数据操作掩码寄存器209的打包数据操作掩码和/或打包数据操作掩码寄存器216内。尽管如下文所进一步讨论地将结果存储在打包数据操作掩码寄存器内可提供特定优势(如，可帮助使用掩码处理的结果)，替代地，在一些实施例中，结果可存储在另一个存储位置中。在一些实施例中，执行单元可为源打包数据213的每一个相应数据元素在结果217中存储单个位。每一个单个位可具有第一二进制值来指示相应数据元素在源打包数据中是唯一的，或者第二二进制值来指示相应数据元素在源打包数据中不是唯一的。根据一个可能的惯例，第一二进制值可以是0，且第二二进制值可以是1。根据另一个可能的惯例，第一二进制值可以是1，且第二二进制值可以是0。单个位以一种简明表示来指示数据元素中的哪一些是唯一的，这种简明表示不需要存储指示出各个非唯一数据元素等于数据元素中的哪个的信息。

作为示例，执行单元可包括算术逻辑单元、逻辑单元、包括比较逻辑的功能单元，等等。执行单元和/或装置可包括具体或特定的逻辑(例如，可能与软件和/或固件组合的电路或其它硬件)，其可操作用于执行和/或处理唯一打包数据元素标识指令(如，执行数据元素的比较)，并响应于指令(例如，响应于从指令导出的一个或多个微指令或其它控制信号)来存储唯一打包数据元素标识结果。

为了避免混淆描述，已示出和描述了相对简单的指令处理装置200。在其他实施例中，该指令处理装置可任选地包括其他公知组件，诸如举例而言，指令取出单元、指令调度单元、分支预测单元、指令和数据的高速缓存、指令和数据的转换后备缓冲器、预取缓冲器、微指令队列、微指令定序器、总线接口单元、一个或多个高速缓存、引退单元、寄存器重命名单元、处理器中包含的其他组件、以及上述的各种组合。其它实施例可具有多个核、逻辑处理器或执行引擎。可操作用于执行本申请中公开的指令实施例的执行单元可被包含在核、逻辑处理器或执行引擎中的至少一个、至少两个、大多数或全部中。实际上在处理器中存在组件的多种不同的组合和配置，并且各实施例不限于任何特定组合或配置。

图3是对唯一打包数据元素标识指令的示例实施例进行处理的方法318的示例实施例的流程框图。在各实施例中，方法可由通用处理器、专用处理器(例如，图形处理器或数字信号处理器)、或另一种类型的数字逻辑设备或指令处理装置执行。在一些实施例中，方法318可由图1的处理器100和/或图2的指令处理装置200来执行。替代地，方法318可由处理器或指令处理装置的不同实施例执行。此外，处理器100和指令处理装置200可执行与方法318的操作和方法相同、类似或不同的操作和方法的实施例。

该方法包括在框319处接收唯一打包数据元素标识指令。在各个实施例中，可在处理器、指令处理装置或者其一部分(例如，解码器、指令变换器等)处接收该指令。在各个方面，指令可从处理器外的源(例如，从主存储器、盘、或总线或互连)或者从处理器上的源(例如，从指令高速缓存)接收。该唯一打包数据元素标识指令指定或以其他方式指示具有多个打包数据元素的源打包数据。该指令还指定或以其它方式指示目的地存储位置。

在框320处，响应于唯一打包数据元素标识指令、或作为唯一打包数据元素标识指令的结果、和/或按照唯一打包数据元素标识指令所指定地，将唯一打包数据元素标识结果存储于目的地存储位置内。唯一打包数据元素标识结果可指示多个打包数据元素在源打包数据是唯一的。例如，当源打包数据内的给定数据元素(如，整数数据类型的索引)不等同于源打包数据中的任何其他数据元素(如，整数数据类型的索引)时，该给定数据元素可认为是唯一的。反之，当源打包数据内的给定数据元素等同于源打包数据内的一个或多个其他数据元素时，该给定数据元素可被认为是非唯一的。

在一些实施例中，结果可被存储在打包数据操作掩码和/或打包数据操作掩码寄存器内。替代地，在一些实施例中，结果可被存储在另一个存储位置。在一些实施例中，结果可包括源打包数据的每一个对应数据元素的单个位。每一个单个位可具有第一二进制值来指示相应数据元素在源打包数据中是唯一的，或者第二二进制值来指示相应数据元素在源打包数据中不是唯一的。根据一个可能的惯例，第一二进制值可以是0，且第二二进制值可以是1。根据另一个可能的惯例，第一二进制值可以是1，且第二二进制值可以是0。

所示的方法包括从处理器或指令处理装置外部可见的操作(例如，从软件角度可见)。在其他实施例中，该方法可任选地包括处理器内出现的一个或多个操作。作为示例，可取出指令，然后可将该指令解码、转换、仿真或以其它方式转换成一个或多个其它指令或控制信号。可访问和/或接收源操作数。可启用执行单元来执行由指令指定的操作，且可执行该操作(如，可执行用于实现指令操作的微架构操作，诸如，例如，来将源打包数据的每一个数据元素与源打包数据的所有其他数据元素进行比较)。可构思出执行该操作的不同微架构方式。

图4A是示出可响应于单源唯一内部打包数据元素标识指令的实施例而执行的单源唯一内部打包数据元素标识操作418A的实施例的框图。该指令指示包括多个打包数据元素A₀-A_N(其中N是整数)的源打包数据413A。多个打包数据元素的数量是两个或更多个。在各实施例中，该数量可以在2-64之间(如，2、4、8、16、32、64)或更多。该数字一般是2的幂，但这并不是必须的。在不同实施例中，打包数据元素是8位字节、16位字、32位双字、或64位四字整数。在一些实施例中，源打包数据是128位宽、256位宽、或512位宽、或甚至更宽。

唯一打包数据元素标识结果417A存储在由指令指示的目的地存储位置内。在一些实施例中，目的地存储位置可以是打包数据操作掩码寄存器和/或在一组打包数据操作掩码寄存器内(或其中存储了打包数据操作掩码的另一个存储位置)。结果包括多个位(即，位0-位N)。位的数量等于打包数据元素A₀-A_N的数量。每一个位指示相应打包数据元素(即，在相应的相对位置处的打包数据元素)在源打包数据内是否是唯一的。例如，位0指示打包数据元素A₀是否是唯一的，位1指示打包数据元素A₁是否是唯一的，且位N指示打包数据元素A_N是否是唯一的根据一个可能的惯例，每一位可以是二进制0来指示对应的打包数据元素是唯一的，或二进制1来指示对应的打包数据元素非唯一。替代地，根据另一个可能的惯例，每一位可以是二进制1来指示对应的打包数据元素是唯一的，或二进制0来指示对应的打包数据元素非唯一。

图4B是示出可响应于单源唯一内部打包数据元素标识指令的实施例而可在示例性打包数据上执行的单源唯一内部打包数据元素标识操作418B的说明性示例实施例的框图。该指令指示源打包数据413B(在这个情况下，是256位宽度的源打包数据，但这并不是必须的)，源打包数据413B包括具有所示特定整数值的多个打包数据元素(在这个情况下是16位字数据元素，但这并不是必须的)。在图示中，从左到右，所示整数值是12、24、12、121、9、89、11、11、12、1、55、2、66、7、3、和1。在图示中使用下划来表示在源打包数据中非唯一的那些整数值。注意，第一、第七到第十、第十四、和第十六(从右开始数时)整数是非唯一的，而所有其他整数是唯一的。

唯一打包数据元素标识结果417B存储在由指令指示的目的地存储位置内。在一些实施例中，目的存储位置可以是打包数据操作掩码寄存器。该结果包括多个位(在这个情况下是十六位，因为在源打包数据中存在十六个打包数据元素，但这并不是必须的)。每一个位指示相应打包数据元素(即，在相应的相对位置处的打包数据元素)在源打包数据内是否是唯一的。在所示实施例的惯例中，当对应打包数据元素是唯一的时，每一位是二进制0，或当对应打包数据元素是非唯一的时，每一位是二进制1。对于这个特定示例数据而言，第一、第七到第十、第十四、和第十六个整数(当从右开始数时)是非唯一的，而第一、第七、第十四、和第十六个位是一，而所有其他位是零。

在一些实施例中，可将该唯一打包数据元素标识结果用作为、或用于导出，掩码打包数据指令的打包数据操作掩码。如上文所述，本发明的实施例在支持执行掩码打包数据操作的一个或多个掩码打包数据指令的处理器内实现。掩码打包数据指令可各自指定或以其他方式指示一个或多个打包数据操作掩码。掩码可被存储在打包数据操作掩码寄存器内。打包数据操作掩码在本文中还可被简单地称为掩码。每个掩码可表示断言操作数或条件控制操作数，它们可掩码、断言、或有条件控制：是否要执行与掩码打包数据指令相关联的打包数据操作、和/或是否要将打包数据操作的结果存储在结果打包数据内。在一些实施例中，每个掩码可操作用于按每个数据元素(如，结果数据元素)的粒度对打包数据操作进行掩码。每个掩码可允许用于不同结果数据元素的打包数据操作被与其它结果数据元素分开地和/或相独立地断言或有条件控制。

掩码可各自包括多个掩码元素、断言元素、条件控制元素或标志。可与结果数据元素的一对一对应地包括元素或标志(例如，如果有八个结果数据元素则可以有八个元素或标志)。每个元素或标志可操作用于对单独的对应打包数据操作和/或单独的对应结果数据元素的存储进行掩码。在一些实施例中，每个元素或标志可以是单个位。单个位可允许指定两个不同可能性(例如，执行操作对不执行操作，存储操作的结果对不存储操作的结果等)中的任一个。掩码的每一位的二进制值可断言或控制：是否将在一个或多个相应源打包数据元素上执行与掩码打包数据指令相关联的打包数据操作，和/或是否将打包数据操作的结果存储在结果打包数据内。根据一个可能的惯例，每个位可分别被置位(即，具有二进制值1)来允许、或被清零(即，具有二进制值0)以不允许将打包数据操作的结果存储在相应结果数据元素中。相反惯例也是可能的。

不同类型的掩码是可能的。在一些实施例中，可执行合并-掩码。在合并-掩码中，当操作被掩码掉(masked out)时，可将来自源打包数据的相应数据元素的值存储在相应结果数据元素中。例如，如果源将被重新用作目的地，则相应的目的地数据元素可保留其最初的源值(即，不利用计算结果更新)。在其它实施例中，可执行归零-掩码。在归零-掩码中，当操作被掩码掉(masked out)时，相应的结果数据元素可被归零，或可将零值存储在相应的结果数据元素中。替代地，在其他实施例中，可将其它预定的值存储在被掩码掉的结果数据元素中。

在一些实施例中，可任选地在一个或多个相应源数据元素上执行掩码打包数据指令的打包数据操作，而不管掩码的相应位如何，但可取决于掩码的相应位而将结果存储或不存储在结果打包数据中。替代地，在另一实施例中，如果掩码的相应位指定不将操作的结果存储在打包数据结果中，则打包数据操作可被任选地省去(即，不执行)。在一些实施例中，可任选地，对被掩码掉元素上的操作可抑制异常或冲突，或者被掩码掉元素上的操作可不引起异常或冲突。在一些实施例中，对于具有存储器操作数的掩码打包数据指令，可任选地，对掩码掉数据元素抑制存储器错误。

图5是使用唯一打包数据元素标识结果的方法530的实施例的流程框图。可由处理器或处理指令或代码序列的指令处理装置来执行该方法。

在框531处使用唯一打包数据元素标识结果做出源打包数据内的所有数据元素是否是唯一的判定。如果在框531处的判定是源打包数据内的所有数据元素都是唯一的(即，判定为“是”)，则在框532处在源打包数据的所有数据元素上执行一个或多个未掩码的打包数据操作。基于唯一打包数据元素标识结果，这可涉及代码中的条件跳转、分支、或其他条件移动操作(或程序流的改变)。未掩码的打包数据操作可往往比掩码的打包数据操作更高效。

替代地，如果在框531处的判定是源打包数据内的所有数据元素并非都是唯一的(即，判定为“否”)，则在框533处使用唯一打包数据元素标识结果来标识源打包数据内的所有唯一数据元素子集。例如，在其中使用二进制0来指出唯一数据元素的一个实施例中，可标识具有等于二进制0的对应位的所有唯一数据元素的子集。基于唯一打包数据元素标识结果，这可涉及代码中的条件跳转、分支、或其他条件移动操作(或程序流的改变)。

在一些实施例中，在框534处，可从唯一打包数据元素标识结果中任选地生成打包数据操作掩码。在一些实施例中，可对于唯一打包数据元素标识结果的位进行反相或逻辑否(NOT)从而生成打包数据操作掩码。例如，逐位(bitwise)逻辑否或逐位逻辑反相指令可将唯一打包数据元素标识结果指示为源，且可将结果打包数据操作掩码存储在打包数据操作掩码寄存器内。例如，该情况可对应于，使用二进制1来允许执行打包数据操作且存储打包数据操作结果，而使用二进制0来指示唯一打包数据元素。因此，在一些实施例中，可从唯一打包数据元素标识结果中导出打包数据操作掩码。替代地，在其他实施例中，可直接将唯一打包数据元素标识结果用作打包数据操作掩码，而不需要执行任何操作。即，在一些实施例中，唯一打包数据元素标识结果可由另一个指令直接指示并用作打包数据操作掩码。例如，该情况可对应于，使用二进制1来允许执行打包数据操作且存储打包数据操作结果，而使用二进制1来指示唯一打包数据元素。

在框535，使用打包数据操作掩码，在来自源打包数据的所有唯一数据元素的子集上执行一个或多个掩码打包数据操作。各种类型的操作，诸如例如，算术、逻辑、或其他操作。由于这些数据元素是唯一的且彼此之间不具有底层数据依赖性，可通过执行使用打包数据的这些操作或矢量操作来增加处理的效率和/或速度。

在框536处，在来自源打包数据的所有非唯一数据元素上执行一个或多个标量操作。可分开地或独立地且以反映底层数据依赖性的顺序来在数据元素上执行这些标量操作。

这仅是使用唯一打包数据元素标识结果的方法的一个示例实施例。可构想其他方法。例如，在替代实施例中，如果任何数据元素是非唯一(即，有任何数据依赖性存在)，则通过标量操作来分开或独立处理所有数据元素，而如果所有数据元素都是唯一的，则可由一个或多个未掩码的打包数据操作来处理所有数据元素。在另一个替代实施例中，并非通过标量操作来处理非唯一数据元素，可从非唯一数据元素中选择唯一数据元素的子集，且同时或并行地通过一个或多个打包数据操作来处理该子集。然后，可从剩余的非唯一数据元素内选择唯一数据元素的另一个子集，且可通过一个或多个打包数据操作来处理该子集，以此类推。例如，考虑数据元素3,3,3,4,4,5,6，且从左到右排序依赖性。在一些实施例中，唯一打包数据元素标识指令/操作可生成结果1,1,1,1,1,0,0。使用掩码0,0,0,0,0,1,1，通过一个或多个打包数据操作，可处理数据元素5和6。可使用打包数据操作掩码1,0,0,1,0,0,0，通过一个或多个打包数据操作，来处理非唯一数据元素3,3,3,4,4的唯一子集。然后，可使用打包数据操作掩码0,1,0,0,1,0,0，通过一个或多个打包数据操作，来处理非唯一数据元素3,3,3,4,4的唯一子集，以此类推。

另外，要理解，此处公开的唯一打包数据元素标识指令是具有更普遍的适应性的通用指令，且获益于本公开的本领域技术人员将会了解，对于该指令及其产生的结果有多种其他用途。其他用途的示例包括但不限于与以下关联的用途：代码的矢量化、创建直方图、填充列表或保持跟踪不同唯一值、告知程序决定、修改程序流、执行条件分支、跳转、或以其他方式条件地在程序代码内移动、执行分支支持等。

图6是对两源唯一交互打包数据元素标识指令的示例实施例进行处理的方法638的示例实施例的流程框图。在各实施例中，方法可由通用处理器、专用处理器(例如，图形处理器或数字信号处理器)、或其他种类型的数字逻辑设备或指令处理装置执行。在一些实施例中，方法638可由图1的处理器100和/或图2的指令处理装置200来执行。替代地，方法638可由处理器或指令处理装置的不同实施例执行。此外，处理器100和指令处理装置200可执行与方法638的操作和方法相同、类似或不同的操作和方法的实施例。

在框639处，接收该唯一两源交互打包数据元素标识指令。该唯一两源交互打包数据元素标识指令指示具有第一多个打包数据元素的第一源打包数据，指示具有第二多个打包数据元素的第二源打包数据，且指示目的地存储位置。

在框640，响应于唯一两源交互打包数据元素标识指令，唯一打包数据元素标识结果存储于目的地存储位置。唯一打包数据元素标识结果指示在第二源打包数据的第二多个打包数据元素中，第一源打包数据的第一多个打包数据元素中哪些是唯一的。

图7A是示出可响应于两源唯一交互打包数据元素标识指令的实施例而执行的两源唯一交互打包数据元素标识操作738A的实施例的框图。该指令指示包括多个打包数据元素A₀-A_N的第一源打包数据739A，且指示包括多个打包数据元素B₀-B_N的第二源打包数据740A，其中N是整数。打包数据元素的数量可以在2-64之间(如，2、4、8、16、32、64)或更多。该数字一般是2的幂，但这并不是必须的。在不同实施例中，打包数据元素是8位字节、16位字、32位双字、或64位四字整数。在一些实施例中，源打包数据是128位宽、256位宽、或512位宽、或甚至更宽。

唯一打包数据元素标识结果741A存储在由指令指示的目的地存储位置内。在一些实施例中，目的地存储位置可以是打包数据操作掩码寄存器和/或在一组打包数据操作掩码寄存器内(或其中存储了打包数据操作掩码的另一个存储位置)。结果包括多个位(即，位0-位N)。位的数量等于打包数据元素的数量。每一个位指示第一源打包数据的对应数据元素在第二源打包数据中是否是唯一的。例如，位0指示打包数据元素A₀在B₀-B_N中是否是唯一的，位1指示打包数据元素A₁在B₀-B_N中是否是唯一的，且位N指示打包数据元素A_N在B₀-B_N中是否是唯一的。根据一个可能的惯例，每一位可以是二进制0来指示对应的打包数据元素是唯一的，或二进制1来指示对应的打包数据元素非唯一。替代地，根据另一个可能的惯例，每一位可以是二进制1来指示对应的打包数据元素是唯一的，或二进制0来指示对应的打包数据元素非唯一。

图7B是示出可响应于两源唯一交互打包数据元素标识指令的实施例而在示例性打包数据上执行的两源唯一交互打包数据元素标识操作738B的说明性示例实施例的框图。该指令指示第一源打包数据739B和第二源打包数据740B(在这个情况下，是512位宽度的源打包数据，但这并不是必需的)，其各自包括具有所示特定整数值的多个打包数据元素(在这个情况下是32位双字数据元素，但这并不是必需的)。在图示中使用下划线来指出第一源打包数据中的哪些在第二源打包数据中是唯一的。

唯一打包数据元素标识结果741B存储在由指令指示的目的地存储位置内。在一些实施例中，目的地存储位置可以是打包数据操作掩码寄存器。该结果包括多个位(在这个情况下是十六位，因为在每个源打包数据中存在十六个打包数据元素，但这并不是必须的)。每一个位指示第一源打包数据的相应打包数据元素(即，在相应的相对位置处的打包数据元素)在第二源打包数据内是否是唯一的。在所示实施例的惯例中，当对应打包数据元素是唯一的时每一位是二进制0，或当对应打包数据元素是非唯一的时每一位是二进制1，尽管这并不是必需的。

两源唯一交互打包数据元素标识指令/操作对于各种不同目的是有用的。在一个方面，第一和第二源可指示相同数据，且其使用可同前文对于一个源指令所述的那些使用是类似的，区别在于应该忽略数据元素与自身的比较。在另一个方面，可使用指令/操作来生成直方图或分级类型(binning type)的操作。例如，第二源可包括已经在直方图内的唯一值。在第一源内检测到的唯一值可被添加到直方图内的唯一值的集合以用于之后的计算。还可构想诸如保持追踪唯一值的总数之类的其他用途。

在上述实施例中，期望被比较唯一性的数据元素集合，和这些数据元素将与之比较的元素集合，二者是相同集合。具体地，它们是数据元素的完整集合，例如在交互打包指令的情况下，它们是源的所有打包数据元素。在其他实施例中，可能不是这样的情况。例如，在一些实施例中，这两个集合可等同，但是各自是在源打包数据内所有数据元素的子集。作为另一个示例，在其他实施例中，它们可不同(即，包括至少一个不同的数据元素)。

例如，以从左到右排序依赖性，考虑下列数据元素3,3,3,4,4,5,6。考虑到期望检查第一和第四个数据元素的冲突，且检查第一、第二、第三、和第四个数据元素之间的冲突。一些实施例的唯一打包数据元素标识指令，可指示多个打包数据操作掩码。具体地，除了源打包数据操作数外，唯一打包数据元素标识指令可指示一个或多个源打包数据操作掩码。例如，指令可具有形式

UNIQUE k1,k2,k3,zmm1；或

UNIQUE k1,k2,zmm1

其中k1是结果打包数据操作掩码，k2是标识要检查唯一性的数据元素子集的源打包数据操作掩码，k3是标识要在其上做出比较的数据元素子集的源打包数据操作掩码。在列出的第二个指令中，暗示要检查唯一性的数据元素子集和要在其上做出比较的数据元素子集是相同的。在上述示例中，如果k2＝1,0,0,1,0,0,0,且k3＝1,1,1,1,0,0,0,则结果(假定冲突为1)k1＝1,0,0,0,0,0,0。可将结果的每一位放在来自k2掩码的相关位置上。非k2掩码元素可以被归零或保持不变。

例如，当索引是结构的一部分(其中索引非跨幅地(non-stride)存在于存储器或寄存器中)时，这样的实施例是有用的。例如，索引1、数据1、索引2、数据2、索引3、数据3等。此处，假设数据与索引具有相同大小，可使用掩码1,0,1,0,1,0等。

图8是示出具有合适打包数据格式的若干示例实施例的框图。256位打包字格式842-1是256位宽，并且包括十六个16位宽字数据元素。在图示中十六个16位字数据元素从最低有效位位置至最高有效位位置标记为字0至字15。256位打包双字格式842-2是256位的，并且包括八个32位双字(dword)数据元素。在图示中八个32位双字数据元素从最低有效位位置至最高有效位位置标记为双字0至双字7。256位打包四字格式842-3是256位，并且包括四个64位四字数据元素。在图示中四个64位四字数据元素从最低有效位位置至最高有效位位置标记为四字0至四字3。

其他打包数据结果也是合适的。例如，其他合适的256位打包数据格式包括256位打包8位字节格式。此外，大于和/或小于256位的打包数据格式也是合适的。例如，前述数据类型的512位(或更大)打包数据格式和/或128位(或更小)打包数据格式也是合适的。通常，对于相同数据类型而言，512位打包数据格式可具有为256位打包数据格式的两倍之多的数据元素，而对于相同数据类型而言，128位数据格式可具有为256位打包数据格式的一半那么多的数据元素。通常，打包数据元素的数量等于以位计的打包数据的大小除以以位计的打包数据元素的大小。

图9是一组合适的打包数据寄存器908的示例实施例的框图。所示打包数据寄存器包括三十二个512位打包数据或向量寄存器。这三十二个512位寄存器被标记为ZMM0至ZMM31。在所示实施例中，这些寄存器中的较低十六个的较低阶256位(即，ZMM0-ZMM15)被混叠或者覆盖在相应256位打包数据或向量寄存器(标记为YMM0-YMM15)上，但是这不是必需的。同样，在所示实施例中，YMM0-YMM15的较低阶128位被混叠或者覆盖在相应128位打包数据或向量寄存器(标记为XMM0-XMM1)上，但是这也不是必需的。512位寄存器ZMM0至ZMM31可操作用于保持512位打包数据、256位打包数据或者128位打包数据。256位寄存器YMM0-YMM15可操作用于保持256位打包数据或者128位打包数据。128位寄存器XMM0-XMM1可操作用于保持128位打包数据。每一寄存器可用于存储打包浮点数据或打包整数数据。支持不同数据元素尺寸，包括至少8位字节数据、16位字数据、32位双字或单精度浮点数据、以及64位四倍字或双精度浮点数据。打包数据寄存器的替代实施例可包括不同数量的寄存器、不同尺寸的寄存器，并且可以或者可以不将较大寄存器混叠(alias)在较小寄存器上。

图10是一组合适的打包数据操作掩码寄存器1009的示例实施例的框图。打包数据操作掩码寄存器中的每一个可用于存储打包数据操作掩码。在所例示的实施例中，该组包括标示为K0至k7的八个打包数据操作掩码寄存器。替代的实施例可包括比八个更少(例如，两个、四个、六个等)或比八个更多(例如，十六个、二十个、三十二个等)的打包数据操作掩码寄存器。在所说明的实施例中，打包数据操作掩码寄存器中的每一个为64位。在替代实施例中，打包数据操作掩码寄存器的宽度可以比64位更宽(例如，80位，128位等)或比64位更窄(例如，8位、16位、32位等)。打包数据操作掩码寄存器可通过使用公知技术以不同方式实现，并且不限于任何已知的特定类型的电路。多种不同类型的寄存器是合适的，只要它们能够存储并提供在本申请中描述的数据。合适寄存器的示例包括但不限于，专用物理寄存器、使用寄存器重命名的动态分配的物理寄存器、以及其组合。

在一些实施例中，打包数据操作掩码寄存器1009可以是分开的专用架构寄存器集合。在一些实施例中，与用于编码或指定其它类型的寄存器(例如，打包数据寄存器)的位或字段相比，指令可在指令格式的不同位或一个或多个不同字段组合中编码或指定打包数据操作掩码寄存器。作为示例，掩码打包数据指令可使用三个位(例如，3位的字段)来编码或指定八个打包数据操作掩码寄存器k0至k7中的任一个。在替代实施例中，在有更少或更多打包数据操作掩码寄存器时，可分别使用更少或更多位。在一个特定实现中，仅打包数据操作掩码寄存器k1至k7(而非k0)可被寻址作为用于断言掩码打包数据操作的断言操作数。寄存器k0可被用作常规源或目的地，但是可不被编码为断言操作数(例如，如果k0被指定，则其具有全一或“无掩码”编码)。在其他实施例中，寄存器中的全部或仅一些可被编码为断言操作数。

图11是示出打包数据操作掩码寄存器1116的示例实施例并且示出可被用于特定打包数据元素标识结果和/或用作打包数据操作掩码的位的数目可取决于打包数据宽度和数据元素宽度的示图。所例示的打包数据操作掩码寄存器的示例实施例为64位宽，但这并不是必需的。取决于打包数据宽度和数据元素宽度的组合，可使用所有的64位或仅64位中的子集。一般而言，当单个每元素位被使用时，打包数据操作掩码寄存器中位的数目等于以位计的打包数据宽度除以以位计的打包数据元素宽度。

示出针对512位宽度的打包数据的若干说明性示例。即，当打包数据宽度为512位而打包数据元素宽度为64位时，则仅使用寄存器的最低阶8位。当打包数据宽度为512位而打包数据元素宽度为32位时，则仅使用寄存器的最低阶16位。当打包数据宽度为512位而打包数据元素宽度为16位时，则仅使用寄存器的最低阶32位。当打包数据宽度为512位而打包数据元素宽度为8位时，则使用寄存器的全部64位。在所说明的实施例中，使用寄存器的最低阶子集或部分，但是并不要求如此。在替代实施例中，可任选地使用最高阶子集或某一其他子集。此外，在所例示的实施例中，仅考虑了512位打包数据宽度，然而，相同的原理适用于其他打包数据宽度，诸如例如64位、128位、256位、和其他宽度。

图12是包括机器可读存储介质1245的制品(例如计算机程序产品)1244的框图。在一些实施例中，机器可读存储介质可包括有形的和/或非瞬态的机器可读存储介质。在各示例实施例中，机器可读存储介质可包括软盘、光盘、CD-ROM、磁盘、磁光盘、只读存储器(ROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、随机存取存储器(RAM)、静态RAM(SRAM)、动态RAM(DRAM)、闪存、相变存储器、半导体存储器、其它类型的存储器或它们的组合。在一些实施例中，介质可包括一个或多个固态数据存储材料，例如半导体数据存储材料、相变数据存储材料、磁性数据存储材料、光学透明固体数据存储材料等等。

机器可读存储介质存储一个或多个唯一打包数据元素标识指令1204。唯一打包数据元素标识指令的每个指令，如果由机器执行，可操作用于致使机器将唯一打包数据元素标识结果存储在由该指令指示的目的地存储位置。本文所公开的指令和结果的任一个都是合适的。另外，可将其他指令存储在介质上(如，直接或间接取决于结果的掩码打包数据指令、直接或间接取决于结果的逻辑非(NOT)指令、直接或间接取决于结果的条件跳转、分支、或其他条件移动指令等)。

不同类型的机器的示例包括但不限于处理器(例如，通用处理器和专用处理器)、指令处理装置、以及具有一个或多个处理器或指令处理装置的各种电子设备。这种电子设备的几个代表示例包括但不限于计算机***、台式机、膝上型计算机、笔记本、服务器、网络路由器、网络交换机、上网计算机、机顶盒、蜂窝电话、视频游戏控制器等。

指令集包括一个或多个指令格式。给定指令格式定义各个字段(位的数量、位的位置)以指定要执行的操作(操作码)以及对其要执行该操作的操作码等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，给定指令格式的指令模板可被定义为具有指令格式的字段(所包括的字段通常为相同的顺序，但是至少一些字段具有不同的位位置，因为包括更少的字段)的不同子集，和/或被定义为具有被不同地解释的给定字段。由此，ISA的每一指令使用给定指令格式(并且如果定义，则使用该指令格式的指令模板的给定一个中)来表达，并且包括用于指定操作和操作码的字段。例如，示例性ADD指令具有专用操作码以及包括指定该操作码的操作码字段和选择操作数的操作数字段(源1/目的地以及源2)的指令格式；并且该ADD指令在指令流中的出现将具有选择专用操作数的操作数字段中的专用内容。已经发布和/或公布了涉及高级矢量扩展(AVX)(AVX1和AVX2)且使用矢量扩展(VEX)编码方案的SIMD扩展集(例如，参见2011年10月的和IA-32架构软件开发手册，并且参见2011年6月的高级矢量扩展编程参考)。

示例性指令格式

本文中所描述的指令(多个)的实施例可以不同的格式体现。另外，在下文中详述示例性***、架构、以及流水线。指令的实施例可在这些***、架构、以及流水线上执行，但是不限于详述的***、架构、以及流水线。

通用向量友好指令格式

向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量操作两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量操作。

图13A-13B是示出根据本发明的实施例的通用向量友好指令格式及其指令模板的框图。图13A是示出根据本发明的实施例的通用向量友好指令格式及其A类指令模板的框图；而图13B是示出根据本发明的实施例的通用向量友好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式1300定义A类和B类指令模板，两者包括无存储器访问1305的指令模板和存储器访问1320的指令模板。在向量友好指令格式的上下文中的术语“通用”指不束缚于任何专用指令集的指令格式。

尽管将描述本发明的各实施例为其中向量友好指令格式支持下述项：64字节向量操作数长度(或尺寸)具有32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量具有16双字尺寸的元素或者替代地8四字尺寸的元素组成)、64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)、32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)、以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)，但是替代实施例可支持更大、更小、和/或不同的向量操作数尺寸(例如，256字节向量操作数)具有更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。

图13A中的A类指令模板包括：1)在无存储器访问1305的指令模板内，示出无存储器访问的完全舍入控制型操作1310的指令模板、以及无存储器访问的数据变换型操作1315的指令模板；以及2)在存储器访问1320的指令模板内，示出存储器访问的时效性1325的指令模板和存储器访问的非时效性1330的指令模板。图13B中的B类指令模板包括：1)在无存储器访问1305的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作1312的指令模板以及无存储器访问的写掩码控制的vsize型操作1317的指令模板；以及2)在存储器访问1320的指令模板内，示出存储器访问的写掩码控制1327的指令模板。

通用向量友好指令格式1300包括以下列出的按照在图13A-13B中示出的顺序的如下字段。

格式字段1340－该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。

基础操作字段1342－其内容区分不同的基础操作。

寄存器索引字段1344-其内容直接或者通过地址生成来指定源或目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x512、16x128、32x1024、64x1024)个寄存器组选择N个寄存器。尽管在一个实施例中N可高达三个源和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持高达两个源，其中这些源中的一个源还用作目的地，可支持高达三个源，其中这些源中的一个源还用作目的地，可支持高达两个源和一个目的地)。

修饰符(modifier)字段1346－其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问1305的指令模板与存储器访问1320的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和/或目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。

扩充操作字段1350－其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本发明的一个实施例中，该字段被分成类字段1368、α字段1352、以及β字段1354。扩充操作字段1350允许在单一指令而非2、3或4个指令中执行多组共同的操作。

比例字段1360－其内容允许用于存储器地址生成(例如，用于使用2^比例*索引+基址的地址生成)的索引字段的内容的按比例缩放。

位移字段1362A－其内容用作存储器地址生成的一部分(例如，用于使用2^比例*索引+基址+位移的地址生成)。

位移因数字段1362B(注意，位移字段1362A直接在位移因数字段1362B上的并置指示使用一个或另一个)－其内容用作地址生成的一部分，它指定通过存储器访问的尺寸(N)按比例缩放的位移因数，其中N是存储器访问中的字节数量(例如，用于使用2^比例*索引+基址+按比例缩放的位移的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(N)以生成在计算有效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段1374(稍后在本文中描述)和数据操纵字段1354C确定。位移字段1362A和位移因数字段1362B可以不用于无存储器访问1305的指令模板和/或不同的实施例可实现两者中的仅一个或不实现两者中的任一个，在这个意义上位移字段1362A和位移因数字段1362B是任选的。

数据元素宽度字段1364－其内容区分使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令，在其他实施例中只用于一些指令)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上该字段是任选的。

写掩码字段1370－其内容在每一数据元素位置的基础上控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩码操作，而B类指令模板支持合并写掩码操作和归零写掩码操作两者。当合并时，向量掩码允许在执行任何操作期间保护目的地中的任何元素集免于更新(由基础操作和扩充操作指定)；在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行任何操作期间使目的地中的任何元素集归零(由基础操作和扩充操作指定)；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制执行的操作的向量长度的能力(即，从第一个到最后一个要修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写掩码字段1370允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段1370的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此写掩码字段1370的内容间接地标识了要执行的掩码操作)的本发明的实施例，但是替换实施例相反或另外允许掩码写字段1370的内容直接地指定要执行的掩码操作。

立即数字段1372－其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上该字段是任选的。

类字段1368－其内容在不同类的指令之间进行区分。参考图13A-B，该字段的内容在A类和B类指令之间进行选择。在图13A-B中，圆角方形用于指示专用值存在于字段中(例如，在图13A-B中分别用于类字段1368的A类1368A和B类1368B)。

A类指令模板

在A类非存储器访问1305的指令模板的情况下，α字段1352被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作1310和无存储器访问的数据变换型操作1315的指令模板分别指定舍入1352A.1和数据变换1352A.2)的RS字段1352A，而β字段1354区分要执行指定类型的操作中的哪一种。在无存储器访问1305指令模板中，比例字段1360、位移字段1362A以及位移比例字段1362B不存在。

无存储器访问的指令模板－完全舍入控制型操作

在无存储器访问的完全舍入控制型操作1310的指令模板中，β字段1354被解释为其内容(多个)提供静态舍入的舍入控制字段1354A。尽管在本发明的所述实施例中舍入控制字段1354A包括抑制所有浮点异常(SAE)字段1356和舍入操作控制字段1358，但是替代实施例可支持、可将这些概念两者都编码成相同的字段或者仅具有这些概念/字段中的一个或另一个(例如，可仅有舍入操作控制字段1358)。

SAE字段1356－其内容区分是否停用异常事件报告；当SAE字段1356的内容指示启用抑制时，给定指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理程序。

舍入操作控制字段1358－其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段1358允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段1350的内容优先于该寄存器值。

无存储器访问的指令模板－数据变换型操作

在无存储器访问的数据变换型操作1315的指令模板中，β字段1354被解释为数据变换字段1354B，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。

在A类存储器访问1320的指令模板的情况下，α字段1352被解释为驱逐提示字段1352B，其内容区分要使用驱逐提示中的哪一个(在图13A中，对于存储器访问时效性1325的指令模板和存储器访问非时效性1330的指令模板分别指定时效性的1352B.1和非时效性的1352B.2)，而β字段1354被解释为数据操纵字段1354C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换、以及目的地的向下转换)。存储器访问1320的指令模板包括比例字段1360、以及任选的位移字段1362A或位移比例字段1362B。

向量存储器指令使用转换支持来执行来自存储器的向量加载并将向量存储到存储器。如同寻常的向量指令，向量存储器指令以数据元素式的方式与存储器来回传输数据，其中实际传输的元素由选为写掩码的向量掩码的内容规定。

存储器访问的指令模板－时效性的

时效性的数据是可能足够快地重新使用以从高速缓存受益的数据。然而，这是提示，且不同的处理器可以不同的方式实现它，包括完全忽略该提示。

存储器访问的指令模板－非时效性的

非时效性的数据是不可能足够快地重新使用以从第一级高速缓存中的高速缓存受益且应当被给予驱逐优先级的数据。然而，这是提示，且不同的处理器可以不同的方式实现它，包括完全忽略该提示。

B类指令模板

在B类指令模板的情况下，α字段1352被解释为写掩码控制(Z)字段1352C，其内容区分由写掩码字段1370控制的写掩码操作应当是合并还是归零。

在B类非存储器访问1305的指令模板的情况下，β字段1354的一部分被解释为RL字段1357A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制部分舍入控制类型操作1312的指令模板和无存储器访问的写掩码控制VSIZE型操作1317的指令模板分别指定舍入1357A.1和向量长度(VSIZE)1357A.2)，而β字段1354的其余部分区分要执行指定类型的操作中的哪一种。在无存储器访问1305指令模板中，比例字段1360、位移字段1362A以及位移比例字段1362B不存在。

在无存储器访问的写掩码控制的部分舍入控制型操作1310的指令模板中，β字段1354的其余部分被解释为舍入操作字段1359A，并且停用异常事件报告(给定指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理程序)。

舍入操作控制字段1359A－正如舍入操作控制字段1358，其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段1359A允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段1350的内容优先于该寄存器值。

在无存储器访问的写掩码控制VSIZE型操作1317的指令模板中，β字段1354的其余部分被解释为向量长度字段1359B，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、256字节、或512字节)。

在B类存储器访问1320的指令模板的情况下，β字段1354的一部分被解释为广播字段1357B，其内容区分是否要执行广播型数据操纵操作，而β字段1354的其余部分被解释为向量长度字段1359B。存储器访问1320的指令模板包括比例字段1360、以及任选的位移字段1362A或位移比例字段1362B。

针对通用向量友好指令格式1300，示出完整操作码字段1374包括格式字段1340、基础操作字段1342以及数据元素宽度字段1364。尽管示出了其中完整操作码字段1374包括所有这些字段的一个实施例，但是在不支持所有这些字段的实施例中，完整操作码字段1374包括少于所有的这些字段。完整操作码字段1374提供操作码(opcode)。

扩充操作字段1350、数据元素宽度字段1364以及写掩码字段1370允许在每一指令的基础上以通用向量友好指令格式指定这些特征。

写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。

在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本发明的一些实施例中，不同处理器或者处理器内的不同核可支持仅A类、仅B类、或者可支持两类。举例而言，旨在用于通用计算的高性能通用无序核可仅支持B类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且旨在用于两者的核可支持两者(当然，具有来自两类的模板和指令的一些混合、但是并非来自两类的所有模板和指令的核在本发明的范围内)。同样，单一处理器可包括多个核，所有核支持相同的类或者其中不同的核支持不同的类。举例而言，在具有单独的图形和通用核的处理器中，图形核中的旨在主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持B类的无序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可包括既支持A类又支持B类的一个或多个通用有序或无序核。当然，在本发明的不同实施例中，来自一类的特征也可在其他类中实现。可使以高级语言撰写的程序成为(例如，及时编译或者统计编译)各种不同的可执行形式，包括：1)仅具有用于执行的目标处理器支持的类(多个)的指令的形式；或者2)具有使用所有类的指令的不同组合而编写的替代例程且具有选择这些例程以基于由当前正在执行代码的处理器支持的指令而执行的控制流代码的形式。

示例性专用向量友好指令格式

图14是示出根据本发明的实施例的示例性专用向量友好指令格式的框图。图14示出专用向量友好指令格式1400，其指定位置、尺寸、解释和字段的次序、以及那些字段中的一些字段的值，在这个意义上向量友好指令格式1400是专用的。专用向量友好指令格式1400可用于扩展x86指令集，并且由此一些字段类似于在现有x86指令集及其扩展(例如，AVX)中使用的那些字段或与之相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段、以及立即数字段一致。示出来自图13的字段，来自图14的字段映射到来自图13的字段。

应当理解，虽然出于说明的目的在通用向量友好指令格式1300的上下文中参考专用向量友好指令格式1400描述了本发明的实施例，但是本发明不限于专用向量友好指令格式1400，除非另有声明。例如，通用向量友好指令格式1300构想各种字段的各种可能的尺寸，而专用向量友好指令格式1400被示为具有特定尺寸的字段。作为具体示例，尽管在专用向量友好指令格式1400中数据元素宽度字段1364被示为一位字段，但是本发明不限于此(即，通用向量友好指令格式1300构想数据元素宽度字段1364的其他尺寸)。

通用向量友好指令格式1300包括以下列出的按照图14A中示出的顺序的如下字段。

EVEX前缀(字节0-3)1402－以四字节形式进行编码。

格式字段1340(EVEX字节0，位[7:0])－第一字节(EVEX字节0)是格式字段1340，并且它包含0x62(在本发明的一个实施例中用于区分向量友好指令格式的唯一值)。

第二－第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。

REX字段1405(EVEX字节1，位[7-5])－由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及(1357BEX字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应VEX位字段相同的功能，并且使用1补码的形式进行编码，即ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx、以及bbb)进行编码，由此可通过增加EVEX.R、EVEX.X以及EVEX.B来形成Rrrr、Xxxx以及Bbbb。

REX’字段1310－这是REX’字段1310的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4]–R’)。在本发明的一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与实操作码字节是62的BOUND指令进行区分，但是在MOD R/M字段(在下文中描述)中不接受MOD字段中的值11；本发明的替代实施例不以反转的格式存储该指示的位以及其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R、以及来自其他字段的其他RRR来形成R’Rrrr。

操作码映射字段1415(EVEX字节1，位[3:0]–mmmm)–其内容对隐含的前导操作码字节(0F、0F38、或0F3)进行编码。

数据元素宽度字段1364(EVEX字节2，位[7]–W)－由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。

EVEX.vvvv1420(EVEX字节2，位[6:3]-vvvv)－EVEX.vvvv的作用可包括如下：1)EVEX.vvvv编码第一源寄存器操作数且对具有两个或两个以上源操作数的指令有效，第一源寄存器操作数以反转(1补码)的形式被指定；2)EVEX.vvvv编码目的地寄存器操作数，目的地寄存器操作数针对特定向量位移以1补码的形式被指定；或者3)EVEX.vvvv不编码任何操作数，保留该字段，并且应当包含1111b。由此，EVEX.vvvv字段1420对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。

EVEX.U1368类字段(EVEX字节2，位[2]-U)－如果EVEX.U＝0，则它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。

前缀编码字段1425(EVEX字节2，位[1:0]-pp)－提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处(EVEX前缀只需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式的SIMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SIMD前缀编码成SIMD前缀编码字段；并且在运行时在提供给解码器的PLA之前被扩展成传统SIMD前缀(因此PLA可执行传统和EVEX格式的这些传统指令，而无需修改)。虽然较新的指令可将EVEX前缀编码字段的内容直接作为操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定不同的含义。替代实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。

α字段1352(EVEX字节3，位[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N；也以α示出)－如先前所述，该字段是针对上下文的。

β字段1354(EVEX字节3，位[6:4]-SSS，也称为EVEX.s_2-0、EVEX.r_2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB；也以βββ示出)－如先前所述，该字段是针对上下文的。

REX’字段1310－这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。

写掩码字段1370(EVEX字节3，位[2:0]-kkk)－其内容指定写掩码寄存器中的寄存器索引，如先前所述。在本发明的一个实施例中，特定值EVEX.kkk＝000具有暗示没有写掩码用于特定指令的特殊行为(这可以各种方式实现，包括使用硬连线到所有的写掩码或者旁路掩码硬件的硬件来实现)。

实操作码字段1430(字节4)还被称为操作码字节。操作码的一部分在该字段中被指定。

MOD R/M字段1440(字节5)包括MOD字段1442、Reg字段1444、以及R/M字段1446。如先前所述的，MOD字段1442的内容在存储器访问和非存储器访问的操作之间进行区分。Reg字段1444的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展且不用于对任何指令操作数进行编码。R/M字段1446的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。

比例、索引、基址(SIB)字节(字节6)－如先前所述的，比例字段1350的内容用于存储器地址生成。SIB.xxx1454和SIB.bbb1456－先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。

位移字段1362A(字节7-10)－当MOD字段1442包含10时，字节7-10是位移字段1362A，并且它与传统32位位移(disp32)一样地工作，并且以字节粒度工作。

位移因数字段1362B(字节7)－当MOD字段1442包含01时，字节7是位移因数字段1362B。该字段的位置与传统x86指令集8位位移(disp8)的位置相同，它以字节粒度工作。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移量之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段1362B是disp8的重新解释；当使用位移因数字段1362B时，通过将位移因数字段的内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。这种压缩位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移量的冗余低阶位不需要被编码。换句话说，位移因数字段1362B替代传统x86指令集8位位移。由此，位移因数字段1362B以与x86指令集8位位移相同的方式(因此在ModRM/SIB编码规则中没有变化)进行编码，唯一的不同在于，disp8超载至disp8*N。换句话说，在编码规则或编码长度中没有变化，而仅在通过硬件对位移值的解释中有变化(这需要按存储器操作数的尺寸按比例缩放位移量以获得字节式地址偏移量)。

立即数字段1372如先前所述地操作。

完整操作码字段

图14B是示出根据本发明的实施例的构成完整操作码字段1374的具有专用向量友好指令格式1400的字段的框图。具体地，完整操作码字段1374包括格式字段1340、基础操作字段1342、以及数据元素宽度(W)字段1364。基础操作字段1342包括前缀编码字段1425、操作码映射字段1415以及实操作码字段1430。

寄存器索引字段

图14C是示出根据本发明的一个实施例的构成寄存器索引字段1344的具有专用向量友好指令格式1400的字段的框图。具体地，寄存器索引字段1344包括REX字段1405、REX’字段1410、MODR/M.reg字段1444、MODR/M.r/m字段1446、VVVV字段1420、xxx字段1454、以及bbb字段1456。

扩充操作字段

图14D是示出根据本发明的一个实施例的构成扩充操作字段1350的具有专用向量友好指令格式1400的字段的框图。当类(U)字段1368包含0时，它表明EVEX.U0(A类1368A)；当它包含1时，它表明EVEX.U1(B类1368B)。当U＝0且MOD字段1442包含11(表明无存储器访问操作)时，α字段1352(EVEX字节3，位[7]–EH)被解释为rs字段1352A。当rs字段1352A包含1(舍入1352A.1)时，α字段1354(EVEX字节3，位[6:4]–SSS)被解释为舍入控制字段1354A。舍入控制字段1354A包括一位SAE字段1356和两位舍入操作字段1358。当rs字段1352A包含0(数据变换1352A.2)时，字段1354(EVEX字节3，比特[6:4]–SSS)被解释为三比特数据变换字段1354B。当U＝0且MOD字段1442包含00、01或10(表明存储器访问操作)时，α字段1352(EVEX字节3，位[7]–EH)被解释为驱逐提示(EH)字段1352B且α字段1354(EVEX字节3，位[6:4]–SSS)被解释为三位数据操纵字段1354C。

当U＝1时，α字段1352(EVEX字节3，位[7]–EH)被解释为写掩码控制(Z)字段752C。当U＝1且MOD字段1442包含11(表明无存储器访问操作)时，β字段1354的一部分(EVEX字节3，位[4]–S₀)被解释为RL字段1357A；当它包含1(舍入1357A.1)时，β字段1354的其余部分(EVEX字节3，位[6-5]–S_2-1)被解释为舍入操作字段1359A，而当RL字段1357A包含0(VSIZE1357.A2)时，β字段1354的其余部分(EVEX字节3，位[6-5]-S_2-1)被解释为向量长度字段1359B(EVEX字节3，位[6-5]–L_1-0)。当U＝1且MOD字段1442包含00、01或10(表明存储器访问操作)时，α字段1354(EVEX字节3，位[6:4]–SSS)被解释为向量长度字段1359B(EVEX字节3，位[6-5]–L_1-0)和广播字段1357B(EVEX字节3，位[4]–B)。

示例性寄存器架构

图15是根据本发明的一个实施例的寄存器架构1500的框图。在所示出的实施例中，有32个512位宽的向量寄存器1510；这些寄存器被引用为zmm0到zmm31。较低的16zmm寄存器的较低阶256个比特覆盖在寄存器ymm0-16上。较低的16zmm寄存器的较低阶128个比特(ymm寄存器的较低阶128个比特)覆盖在寄存器xmm0-15上。专用向量友好指令格式1400对这些覆盖的寄存器组操作，如在以下表格中所示的。

换句话说，向量长度字段1359B在最大长度与一个或多个其他较短长度之间进行选择，其中每一这种较短长度是前一长度的一半，并且不具有向量长度字段1359B的指令模板在最大向量长度上操作。此外，在一个实施例中，专用向量友好指令格式1400的B类指令模板对打包或标量单/双精度浮点数据以及打包或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于本实施例，较高阶数据元素位置保持与在指令之前相同或者归零。

写掩码寄存器1515－在所示的实施例中，存在8个写掩码寄存器(k0至k7)，每一写掩码寄存器的尺寸是64位。在替代实施例中，写掩码寄存器1515的尺寸是16位。如先前所述的，在本发明的一个实施例中，向量掩码寄存器k0无法用作写掩码；当正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地停用该指令的写掩码操作。

通用寄存器1525——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用来寻址存储器操作数。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。

标量浮点堆栈寄存器组(x87堆栈)1545，在其上面使用了别名MMX打包整数平坦寄存器组1550——在所示出的实施例中，x87堆栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点操作的八元素堆栈；而使用MMX寄存器来对64位打包整数数据执行操作，以及为在MMX和XMM寄存器之间执行的一些操作保存操作数。

本发明的替代实施例可以使用较宽的或较窄的寄存器。另外，本发明的替代实施例可以使用更多、更少或不同的寄存器组和寄存器。

示例性核架构、处理器和计算机架构

处理器核可以用出于不同目的的不同方式在不同的处理器中实现。例如，这样的核的实现可以包括：1)旨在用于通用计算的通用有序核；2)预期用于通用计算的高性能通用无序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用无序核的CPU；以及2)包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核的协处理器。这样的不同处理器导致不同的计算机***架构，其可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，这样的协处理器有时被称为诸如集成图形和/或科学(吞吐量)逻辑等专用逻辑，或被称为专用核)；以及4)可以将所描述的CPU(有时被称为应用核或应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上的芯片上***。接着描述示例性核架构，随后描述示例性处理器和计算机架构。

示例性核架构

有序和无序核框图

图16A是示出根据本发明的各实施例的示例性有序流水线和示例性的寄存器重命名的无序发布/执行流水线的框图。图16B是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的无序发布/执行架构核的框图。图16A-B中的实线框示出了有序流水线和有序核，而可选增加的虚线框示出了寄存器重命名的、无序发布/执行流水线和核。给定有序方面是无序方面的子集的情况下，将描述无序方面。

在图16A中，处理器流水线1600包括取出级1602、长度解码级1604、解码级1606、分配级1608、重命名级1610、调度(也称为分派或发布)级1612、寄存器读取/存储器读取级1614、执行级1616、写回/存储器写入级1618、异常处理级1622和提交级1624。

图16B示出了包括耦合到执行引擎单元1650的前端单元1630的处理器核1690，且执行引擎单元和前端单元两者都耦合到存储器单元1670。核1690可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核、或混合或替代核类型。作为又一选项，核1690可以是专用核，诸如例如网络或通信核、压缩引擎、协处理器核、通用计算图形处理器单元(GPGPU)核、或图形核等等。

前端单元1630包括耦合到指令高速缓存单元1634的分支预测单元1632，该指令高速缓存单元1634耦合到指令转换后备缓冲器(TLB)1636，该指令转换后备缓冲器1636耦合到指令取出单元1638，指令取出单元1638耦合到解码单元1040。解码单元1640(或解码器)可解码指令，并生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元1640可使用各种不同的机制来实现。合适的机制的示例包括但不限于查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核1690包括(例如，在解码单元1640中或否则在前端单元1630内的)用于存储某些宏指令的微代码的微代码ROM或其他介质。解码单元1640耦合到执行引擎单元1650中的重命名/分配单元1652。

执行引擎单元1650包括重命名/分配器单元1652，该重命名/分配器单元1652耦合至引退单元1654以及一个或多个调度器单元1656的集合。调度器单元1656表示任何数目的不同调度器，包括预留站、中央指令窗等。调度器单元1656耦合到物理寄存器组单元1658。每个物理寄存器组单元1658表示一个或多个物理寄存器组，其中不同的物理寄存器组存储一种或多种不同的数据类型，诸如标量整数、标量浮点、打包整数、打包浮点、向量整数、向量浮点、状态(例如，作为要执行的下一指令的地址的指令指针)等。在一个实施例中，物理寄存器组单元1658包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器、和通用寄存器。物理寄存器组单元1658与引退单元1654重叠以示出可以用来实现寄存器重命名和无序执行的各种方式(例如，使用重新排序缓冲器和引退寄存器组；使用将来的文件、历史缓冲器和引退寄存器组；使用寄存器映射和寄存器池等等)。引退单元1654和物理寄存器组单元1658耦合到执行群集1660。执行群集1660包括一个或多个执行单元1662的集合和一个或多个存储器访问单元1664的集合。执行单元1662可以执行各种操作(例如，移位、加法、减法、乘法)，以及对各种类型的数据(例如，标量浮点、打包整数、打包浮点、向量整数、向量浮点)执行。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但其他实施例可包括全部执行所有功能的仅一个执行单元或多个执行单元。调度器单元1656、物理寄存器组单元1658和执行群集1660被示为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整型流水线、标量浮点/打包整型/打包浮点/向量整型/向量浮点流水线，和/或各自具有其自己的调度器单元、物理寄存器组单元和/或执行群集的存储器访问流水线——以及在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行群集具有存储器访问单元1664的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以为无序发布/执行，并且其余流水线可以为有序发布/执行。

存储器访问单元1664的集合被耦合到存储器单元1670，该存储器单元1672包括耦合到数据高速缓存单元1674的数据TLB单元1676，其中该数据高速缓存单元874耦合到二级(L2)高速缓存单元876。在一个示例性实施例中，存储器访问单元1664可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合至存储器单元1670中的数据TLB单元1672。指令高速缓存单元1634还耦合到存储器单元1670中的二级(L2)高速缓存单元1676。L2高速缓存单元1676被耦合到一个或多个其他级的高速缓存，并最终耦合到主存储器。

作为示例，示例性寄存器重命名的、无序发布/执行核架构可以如下实现流水线1600：1)指令取出1638执行取出和长度解码级1602和1604；2)解码单元1640执行解码级1606；3)重命名/分配器单元1652执行分配级1608和重命名级1610；4)调度器单元(多个)1656执行调度级1612；5)物理寄存器组(多个)单元(多个)1658和存储器单元1670执行寄存器读取/存储器读取级1614；执行群集1660执行执行级1616；6)存储器单元1670和物理寄存器组(多个)单元(多个)1658执行写回/存储器写入级1618；7)各单元可牵涉到异常处理级1622；以及8)引退单元1654和物理寄存器组(多个)单元(多个)1658执行提交级1624。

核1690可支持一个或多个指令集(例如，x86指令集(具有与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼州桑尼维尔市的ARM控股的ARM指令集(具有诸如NEON等可选附加扩展))，其中包括本文中描述的各指令。在一个实施例中，核1690包括支持打包数据指令集扩展(例如，AVX1、AVX2)的逻辑，由此允许被许多多媒体应用使用的操作将使用打包数据来执行。

应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，此各种方式包括时分多线程化、同步多线程化(其中单个物理核为物理核正在同步多线程化的各线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后诸如用超线程化技术来同步多线程化)。

尽管在无序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所示出的处理器的实施例还包括分开的指令和数据高速缓存单元1634/1674以及共享L2高速缓存单元1676，但替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如一级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该***可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。

具体的示例性有序核架构

图17A-B示出了更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块之一(包括相同类型和/或不同类型的其他核)。根据应用，这些逻辑块通过高带宽的互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/O接口和其它必要的I/O逻辑通信。

图17A是根据本发明的各实施例的单个处理器核以及它与管芯上互连网络1702的连接及其二级(L2)高速缓存的本地子集1704的框图。在一个实施例中，指令解码器1700支持具有打包数据指令集扩展的x86指令集。L1高速缓存1706允许对进入标量和向量单元中的高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元1708和向量单元1710使用分开的寄存器集合(分别为标量寄存器1712和向量寄存器1714)，并且在这些寄存器之间转移的数据被写入到存储器并随后从一级(L1)高速缓存1706读回，但是本发明的替代实施例可以使用不同的方法(例如使用单个寄存器集合或包括允许数据在这两个寄存器组之间传输而无需被写入和读回的通信路径)。

L2高速缓存的本地子集1704是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，即每个处理器核一个本地子集。每个处理器核具有到其自己的L2高速缓存的本地子集1704的直接访问路径。被处理器核读出的数据被存储在其L2高速缓存子集1704中，并且可以被快速访问，该访问与其他处理器核访问它们自己的本地L2高速缓存子集并行。被处理器核写入的数据被存储在其自己的L2高速缓存子集1704中，并在必要的情况下从其它子集清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其它逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。

图17B是根据本发明的各实施例的图17A中的处理器核的一部分的展开图。图17B包括作为L1高速缓存1704的L1数据高速缓存1706A部分，以及关于矢量单元1710和矢量寄存器1714的更多细节。具体地说，向量单元1710是16宽向量处理单元(VPU)(见16宽ALU1728)，该单元执行整数、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元1720支持对寄存器输入的混合、通过数值转换单元1722A-B支持数值转换、并通过复制单元1724支持对存储器输入的复制。写掩码寄存器1726允许断言所得的向量写入。

具有集成存储器控制器和图形器件的处理器

图18是根据本发明的各实施例可能具有一个以上核、可能具有集成存储器控制器、以及可能具有集成图形器件的处理器1800的框图。图18中的实线框示出具有单个核1802A、***代理1800、一个或多个总线控制器单元1816的集合的处理器1800，而虚线框的可选附加示出具有多个核1802A-N、***代理单元1810中的一个或多个集成存储器控制器单元(多个)1814的集合以及专用逻辑1808的替代处理器1800。

因此，处理器1800的不同实现可包括：1)CPU，其中专用逻辑1808是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核1802A-N是一个或多个通用核(例如，通用的有序核、通用的无序核、这两者的组合)；2)协处理器，其中核1802A-N是旨在主要用于图形和/或科学(吞吐量)的多个专用核；以及3)协处理器，其中核1802A-N是多个通用有序核。因此，处理器1800可以是通用处理器、协处理器或专用处理器，诸如例如网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、或嵌入式处理器等。该处理器可以被实现在一个或多个芯片上。处理器1800可以是一个或多个衬底的一部分，和/或可以使用诸如例如BiCMOS、CMOS或NMOS等的多个加工技术中的任何一个技术将处理器1800实现在一个或多个衬底上。

存储器层次结构包括在各核内的一个或多个级别的高速缓存、一组或一个或多个共享高速缓存单元1806、以及耦合至集成存储器控制器单元1814的集合的外部存储器(未示出)。该共享高速缓存单元1806的集合可以包括一个或多个中间级高速缓存，诸如二级(L2)、三级(L3)、四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)、和/或其组合。尽管在一个实施例中，基于环的互连单元1812将集成图形逻辑1808、共享高速缓存单元1806的集合以及***代理单元1810/集成存储器控制器单元(多个)1814互连，但替代实施例可使用任何数量的公知技术来将这些单元互连。在一个实施例中，可以维护一个或多个高速缓存单元1806和核1802A-N之间的一致性(coherency)。

在一些实施例中，核1802A-N中的一个或多个核能够多线程化。***代理1810包括协调和操作核1802A-N的那些组件。***代理单元1810可包括例如功率控制单元(PCU)和显示单元。PCU可以是或包括调整核1802A-N和集成图形逻辑1808的功率状态所需的逻辑和组件。显示单元用于驱动一个或多个外部连接的显示器。

核1802A-N在架构指令集方面可以是同构的或异构的；即，这些核1802A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。

示例性计算机架构

图19-22是示例性计算机架构的框图。本领域已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他***设计和配置也是合适的。一般地，能够包含本文中所公开的处理器和/或其它执行逻辑的多个***和电子设备一般都是合适的。

现在参见图19，所示为根据本发明的一个实施例的***1900的框图。***1900可以包括一个或多个处理器1910、1915，这些处理器耦合到控制器中枢1920。在一个实施例中，控制器中枢1920包括图形存储器控制器中枢(GMCH)1990和输入/输出中枢(IOH)1950(其可以在分开的芯片上)；GMCH1990包括存储器和图形控制器，存储器1940和协处理器1945耦合到该图形控制器；IOH1950将输入/输出(I/O)设备1960耦合到GMCH1990。替换地，存储器和图形控制器中的一个或两个在处理器(如本文中所描述的)内集成，存储器1940和协处理器1945直接耦合到处理器1910、以及在单一芯片中具有IOH1950的控制器中枢1920。

附加处理器1915的任选性质用虚线表示在图19中。每一处理器1910、1915可包括本文中描述的处理核中的一个或多个，并且可以是处理器1800的某一版本。

存储器1940可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢1920经由诸如前端总线(FSB)之类的多分支总线、诸如快速通道互连(QPI)之类的点对点接口、或者类似的连接1995与处理器1910、1915进行通信。

在一个实施例中，协处理器1945是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。在一个实施例中，控制器中枢1920可以包括集成图形加速器。

在物理资源1910、1915之间可以存在包括架构、微架构、热、和功耗特征等的一系列品质度量方面的各种差异。

在一个实施例中，处理器1910执行控制一般类型的数据处理操作的指令。协处理器指令可嵌入在这些指令中。处理器1910将这些协处理器指令识别为应当由附连的协处理器1945执行的类型。因此，处理器1910在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器1945。协处理器(多个)1945接受并执行所接收的协处理器指令。

现在参考图20，所示为根据本发明的一实施例的更具体的第一示例性***2000的框图。如图20所示，多处理器***2000是点对点互连***，并包括经由点对点互连2050耦合的第一处理器2070和第二处理器2080。处理器2070和2080中的每一个都可以是处理器1800的某一版本。在本发明的一个实施例中，处理器2070和2080分别是处理器1910和1915，而协处理器2038是协处理器1945。在另一实施例中，处理器2070和2080分别是处理器1910和协处理器1945。

处理器2070和2080被示为分别包括集成存储器控制器(IMC)单元2072和2082。处理器2070还包括作为其总线控制器单元的一部分的点对点(P-P)接口2076和2078；类似地，第二处理器2080包括点对点接口2086和2088。处理器2070、2080可以使用点对点(P-P)接口电路2078、2088经由P-P接口2050来交换信息。如图20所示，IMC2072和2082将各处理器耦合至相应的存储器，即存储器2032和存储器2034，这些存储器可以是本地附连至相应的处理器的主存储器的一部分。

处理器2070、2080可各自经由使用点对点接口电路2076、2094、2086、2098的各个P-P接口2052、2054与芯片组2900交换信息。芯片组2090可以可选地经由高性能接口2039与协处理器2038交换信息。在一个实施例中，协处理器2038是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。

共享高速缓存(未示出)可以被包括在任一处理器之内，或被包括在两个处理器外部但仍经由P-P互连与这些处理器连接，从而如果将某处理器置于低功率模式时，可将任一处理器或两个处理器的本地高速缓存信息存储在该共享高速缓存中。

芯片组2090可经由接口2096耦合至第一总线2016。在一个实施例中，第一总线2016可以是***部件互连(PCI)总线，或诸如PCI Express(PCI快速)总线或其它第三代I/O互连总线之类的总线，但本发明的范围并不受此限制。

如图20所示，各种I/O设备2014可以连同总线桥2018耦合到第一总线2016，总线桥2018将第一总线2016耦合至第二总线2020。在一个实施例中，诸如协处理器(多个)、高吞吐量MIC处理器、GPGPU、加速器(诸如例如图形加速器或数字信号处理器(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器(多个)2015被耦合到第一总线2016。在一个实施例中，第二总线2020可以是低引脚计数(LPC)总线。各种设备可以被耦合至第二总线2020，在一个实施例中这些设备包括例如键盘/鼠标2022、通信设备2027、以及诸如可包括指令/代码和数据2030的盘驱动器或其它海量存储设备的存储单元2028。此外，音频I/O2024可以被耦合至第二总线2020。注意，其它架构是可能的。例如，代替图20的点对点架构，***可以实现多分支总线或其它这类架构。

现在参考图21，所示为根据本发明的实施例的更具体的第二示例性***2100的框图。图20和图21中的相同部件用相同附图标记表示，并从图21中省去了图20中的某些方面，以避免使图21的其它方面变得模糊。

图21示出处理器2070、2080可分别包括集成存储器和I/O控制逻辑(“CL”)2072和2082。因此，CL2072、2082包括集成存储器控制器单元并包括I/O控制逻辑。图21不仅说明了耦合至CL2072、2082的存储器2032、2034，而且还说明了也耦合至控制逻辑2072、2082的I/O设备2114。传统I/O设备2115被耦合至芯片组2090。

现在参考图22，所示为根据本发明的一实施例的SoC2200的框图。在图18中，相似的部件具有同样的附图标记。另外，虚线框是更先进的SoC的可选特征。在图22中，互连单元2202被耦合至：应用处理器2210，该应用处理器包括一个或多个核202A-N的集合以及共享高速缓存单元(多个)1806；***代理单元1810；总线控制器单元(多个)1816；集成存储器控制器单元(多个)1814；一组或一个或多个协处理器2220，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元2230；直接存储器存取(DMA)单元2232；以及用于耦合至一个或多个外部显示器的显示单元2240。在一个实施例中，协处理器(多个)2220包括专用处理器，诸如例如网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器等等。

本文公开的机制的各实施例可以被实现在硬件、软件、固件或这些实现方法的组合中。本发明的实施例可实现为在可编程***上执行的计算机程序或程序代码，该可编程***包括至少一个处理器、存储***(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。

可将程序代码(诸如图20中示出的代码2030)应用于输入指令，以执行本文描述的各功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理***包括具有诸如例如数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器之类的处理器的任何***。

程序代码可以用高级程序化语言或面向对象的编程语言来实现，以便与处理***通信。在需要时，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定编程语言的范围。在任一情形下，该语言可以是编译语言或解释语言。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，指令表示处理器中的各种逻辑，指令在被机器读取时使得该机器制作用于执行本文所述的技术的逻辑。被称为“IP核”的这些表示可以被存储在有形的机器可读介质上，并被提供给多个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。

这样的机器可读存储介质可以包括但不限于通过机器或设备制造或形成的物品的非瞬态的有形安排，其包括存储介质，诸如：硬盘；任何其它类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、紧致盘可重写(CD-RW)以及磁光盘；半导体器件，例如只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)之类的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其它类型的介质。

因此，本发明的各实施例还包括非瞬态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或***特征。这些实施例也被称为程序产品。

仿真(包括二进制变换、代码变形等)

在一些情况下，指令转换器可用来将指令从源指令集转换至目标指令集。例如，指令转换器可以变换(例如使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其它方式将指令转换成将由核来处理的一个或多个其它指令。指令转换器可以用软件、硬件、固件、或其组合实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。

图23是根据本发明的实施例的对比使用软件指令变换器将源指令集中的二进制指令变换成目标指令集中的二进制指令的框图。在所示的实施例中，指令转换器是软件指令转换器，但作为替代，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图23示出了用高级语言2302的程序可以使用x86编译器2304来编译，以生成可以由具有至少一个x86指令集核2316的处理器原生执行的x86二进制代码2306。具有至少一个x86指令集核2316的处理器表示任何处理器，这些处理器能通过兼容地执行或以其他方式处理以下内容来执行与具有至少一个x86指令集核的英特尔处理器基本相同的功能：1)英特尔x86指令集核的指令集的本质部分(substantial portion)，或2)目标旨在在具有至少一个x86指令集核的英特尔处理器上运行的应用或其它程序的对象代码版本，以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果。x86编译器2304表示用于生成x86二进制代码2306(例如，对象代码)的编译器，该二进制代码2306可通过或不通过附加的可链接处理在具有至少一个x86指令集核2316的处理器上执行。类似地，图23示出用高级语言2302的程序可以使用替代的指令集编译器2308来编译，以生成可以由不具有至少一个x86指令集核2314的处理器(例如具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集，和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代指令集二进制代码2310。指令转换器2312被用来将x86二进制代码2306转换成可以由不具有x86指令集核的处理器2314原生执行的代码。该经转换的代码不大可能与替换性指令集二进制代码2310相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作并由来自替换性指令集的指令构成。因此，指令转换器2312通过仿真、模拟或任何其它过程来表示允许不具有x86指令集处理器或核的处理器或其它电子设备执行x86二进制代码2306的软件、固件、硬件或其组合。

在该描述和权利要求中，使用了术语“耦合”和/或“连接”、及其派生词。应当理解，这些术语并不旨在作为彼此的同义词。相反，在具体实施例中，“连接的”用于指示两个或更多个要素彼此直接物理或电接触。“耦合”可表示两个或多个元件直接物理或电气接触。然而，“耦合的”也可表示两个或更多个要素可能并未彼此直接接触，但是仍然彼此协作、彼此作用。例如，执行单元可通过一个或多个中间组件与寄存器或解码器耦合。在附图中，箭头用于示出连接和/或耦合。

在说明书和权利要求书中，可能使用了术语“逻辑”。如本文中所使用的，逻辑可包括硬件、固件、软件或者其各种组合。逻辑的示例包括集成电路、专用集成电路、模拟电路、数字电路、编程逻辑设备、包括指令的存储器设备等。在某些实施例中，硬件设备可包括晶体管和/或门控，并潜在地包括其他电路组件。

在以上描述中，为了提供对实施例的透彻理解阐述了具体的细节。然而，在没有这些具体细节中的部分的情况下，可实践其他实施例。本发明的范围不是由所提供的具体示例确定，而是仅由所附权利要求确定。在附图中显示且在说明书中描述的关系的所有等效关系都被涵盖在实施例内。在其它实例中，以框图形式而非以细节地示出了公知的电路、结构、设备和操作以避免使说明书的理解变得晦涩。在已示出和描述了多个组件的情况下，在一些情形中，浙西诶多个组件可被结合成一个组件。在示出和描述了单一组件的一些情况下，该单一组件可被分成两个或两个以上组件。

已经以基本形式示出和描述了本文所公开的某些方法，但可任选地向这些方法添加操作和/或从这些方法移除操作。另外，已示出和/或描述了特定操作次序，但替换实施例可按不同次序执行某些操作、组合某些操作、重叠某些操作等等。

特定操作可由硬件组件执行，和/或可体现在机器可执行或电路可执行指令中，这些操作可用于使得和/或者导致硬件组件(例如，处理器、处理器的一部分、电路等)通过执行操作的指令来编程。硬件组件可包括通用或专用硬件组件。操作可由硬件、软件和/或固件的组合来执行。硬件组件可包括专用或特定逻辑(例如，潜在地与软件和/或固件组合的电路)，该逻辑操作以执行和/或处理指令并响应于指令存储结果(例如，响应于一个或多个微指令或从该指令导出的其它控制信号)。

例如，贯穿本说明书对“一个实施例”、“实施例”、“一个或多个实施例”、“一些实施例”的引用指示特定特征可被包括在本发明的实践中，但是不一定需要这样。类似地，在该描述中，出于流线型化本公开和辅助对各个发明性方面的理解的目的，各种特征有时被一起归组在单一实施例、附图、及其描述中。然而，该公开方法不应被解释成反映本发明需要比每项权利要求中所明确记载的更多特征的意图。相反，如所附权利要求反映的，发明性方面在于少于单一公开的实施例的所有特征。因此，所附权利要求因此被明确纳入该说明书中，每一项权利要求独自作为本发明单独的实施例。

Claims

1.一种方法，包括：

接收唯一打包数据元素标识指令，所述唯一打包数据元素标识指令指示具有多个打包数据元素的源打包数据且指示目的地存储位置；且

响应于所述唯一打包数据元素标识指令，将唯一打包数据元素标识结果存储在所述目的地存储位置内，所述唯一打包数据元素标识结果指示所述多个打包数据元素中的哪些在所述源打包数据中是唯一的。

2.如权利要求1所述的方法，其特征在于，存储步骤包括在所述结果中为所述源打包数据的每一个相应数据元素存储单个位，且其中每个单个位具有如下之一：(1)第一二进制值，用于指示所述相应数据元素在所述源打包数据中是唯一；和(2)第二二进制值，用于指示所述相应数据元素在所述源打包数据中不是唯一的。

3.如权利要求1所述的方法，其特征在于，存储步骤包括将所述结果存储在打包数据操作掩码寄存器内。

4.如权利要求1所述的方法，其特征在于，还包括在所述源打包数据的所述数据元素的子集上执行掩码打包数据操作，其中所述子集包括所述源打包数据的被指示为在所述结果中是唯一的所有数据元素。

5.如权利要求4所述的方法，其特征在于，执行所述掩码打包数据操作包括使用所述结果作为打包数据操作掩码。

6.如权利要求4所述的方法，其特征在于，执行所述掩码打包数据操作包括使用从所述结果中导出的打包数据操作掩码。

7.如权利要求6所述的方法，其特征在于，还包括通过反相所述结果的位来从所述结果中导出所述打包数据操作掩码。

8.如权利要求1所述的方法，其特征在于，还包括将所述源打包数据的所述数据元素的每一个与所述源打包数据中的所有其他数据元素相比较。

9.如权利要求1所述的方法，其特征在于，存储步骤包括存储结果，该结果不指示各个非唯一数据元素等同于所述数据元素中的哪个。

10.如权利要求1所述的方法，其特征在于，接收步骤包括接收指示具有至少十六个打包数据元素的源打包数据的指令，且其中存储步骤包括存储指示所述十六个数据元素中的哪些在所述源打包数据中是唯一的结果。

11.如权利要求1所述的方法，其特征在于，还包括至少部分地基于所述结果来有条件地移动至代码中的位置。

12.一种装置，包括：

打包数据寄存器；和

与所述打包数据寄存器耦合的执行单元，所述执行单元可操作用于响应于唯一打包数据元素标识指令而将唯一打包数据元素标识结果存储在目的地存储位置中，其中所述唯一打包数据元素标识指令用于指示打包数据寄存器且用于指示目的地存储位置，所述打包数据寄存器具有包括多个打包数据元素的源打包数据，所述唯一打包数据元素标识结果用于指示所述多个打包数据元素的中的哪些在所述源打包数据中是唯一的。

13.如权利要求12所述的装置，其特征在于，所述执行单元用于响应于所述指令而在所述结果中为所述源打包数据的每一个对应数据元素存储单个位，且其中每一个单个位具有如下一项：(1)第一二进制值，用于指示所述相应数据元素在所述源打包数据中是唯一；和(2)第二二进制值，用于指示所述相应数据元素在所述源打包数据中不是唯一的。

14.如权利要求12所述的装置，其特征在于，所述执行单元用于响应于所述指令而将所述结果存储在打包数据操作掩码寄存器内。

15.如权利要求12所述的装置，其特征在于，还包括逻辑，用于在所述源打包数据的所述数据元素的子集上执行掩码打包数据操作，其中所述子集包括所述源打包数据的在所述结果中被指示为是唯一的所有数据元素。

16.如权利要求15所述的装置，其特征在于，所述用于执行所述掩码打包数据操作的逻辑使用所述结果作为打包数据操作掩码。

17.如权利要求15所述的装置，其特征在于，所述用于执行所述掩码打包数据操作的逻辑使用从所述结果导出的打包数据操作掩码。

18.如权利要求12所述的装置，其特征在于，所述执行单元用于响应于所述指令而将所述源打包数据的所述数据元素的每一个与所述源打包数据的所有其他数据元素比较。

19.如权利要求12所述的装置，其特征在于，所述执行单元用于响应于所述指令而存储结果，该结果不指示各个非唯一数据元素等同于所述数据元素中的哪个。

20.如权利要求12所述的装置，其特征在于，所述指令用于指示包括至少256位和至少八个数据元素的源打包数据。

21.如权利要求20所述的装置，其特征在于，接收步骤包括接收指示包括至少512位和至少十六个数据元素的源打包数据的所述指令。

22.一种***，包括：

互连；

与所述互连耦合的处理器，所述处理器可操作用于响应于唯一打包数据元素标识指令而将唯一打包数据元素标识结果存储在目的地内，其中所述唯一打包数据元素标识指令用于指示包括多个打包数据元素的源打包数据且用于指示目的地，所述唯一打包数据元素标识结果用于指示所述多个打包数据元素中的哪些在所述源打包数据中是唯一的；和

与所述互连耦合的动态随机存取存储器(DRAM)。

23.如权利要求22所述的***，其特征在于，所述处理器用于响应于所述指令而将所述结果存储在打包数据操作掩码寄存器内。

24.如权利要求22所述的***，其特征在于，所述处理器用于响应于所述指令而为所述源打包数据的每一个相应数据元素在所述结果中存储单个位。

25.一种制品，包括：

包括一种或多种固体存储材料的机器可读存储介质，所述机器可读存储介质存储有唯一打包数据元素标识指令，

所述唯一打包数据元素标识指令用于指示具有多个打包数据元素的源打包数据并用于指示目的地存储位置，且所述指令如果由机器执行可操作用于使得所述机器执行操作，包括：

将唯一打包数据元素标识结果存储在所述目的地存储位置中，所述唯一打包数据元素标识结果指示所述多个打包数据元素中的哪些在所述源打包数据内是唯一的。

26.如权利要求25所述的制品，其特征在于，所述指令用于致使所述机器来为所述源打包数据的每一个相应数据元素在所述结果中存储单个位。

27.如权利要求25所述的制品，其特征在于，所述指令用于致使所述机器来将所述结果存储在打包数据操作掩码寄存器内，且其中所述机器可读介质还存储指令，如果该指令被执行使得所述机器使用所述结果作为打包数据操作掩码或使用从所述结果导出的打包数据操作掩码来在所述源打包数据的数据元素的子集上执行掩码打包数据操作，其中所述子集包括所述源打包数据的在所述结果中被指示为是唯一的所有数据元素。

28.一种装置，包括：

第一打包数据寄存器；

第二打包数据寄存器；和

与所述第一和第二打包数据寄存器耦合的执行单元，所述执行单元用于接收两源唯一交互打包数据元素标识指令，所述指令用于指示第一打包数据寄存器、第二打包数据寄存器、和目的地存储位置，所述第一打包数据寄存器用于具有包括第一多个打包数据元素的第一源打包数据，所述第二打包数据寄存器用于具有包括第二多个打包数据元素的第二源打包数据，所述执行单元可操作用于响应于所述指令而将唯一打包数据元素标识结果存储在所述目的地存储位置，所述唯一打包数据元素标识结果用于指示所述第一源打包数据的所述第一多个打包数据元素中的哪些在所述第二源打包数据的所述第二多个打包数据元素中是唯一的。

29.如权利要求28所述的装置，其特征在于，所述执行单元用于响应于所述指令而将所述结果存储在打包数据操作掩码寄存器内。

30.如权利要求28所述的装置，其特征在于，所述执行单元用于响应于所述指令而为所述第一源打包数据的每一个相应打包数据元素在所述结果中存储单个位。